摘要：針對(duì)雷達(dá)現(xiàn)場(chǎng)中復(fù)雜多變的電磁信號(hào)難以及時(shí)分析處理，本文提出了一種基于高速串行接口的雷達(dá)中頻信號(hào)采集回放系統(tǒng)。該系統(tǒng)充分利用JESD204B高速串行接口和吉比特收發(fā)器，通過(guò)Xilinx Virtex FPGA芯片對(duì)其進(jìn)行控制，實(shí)現(xiàn)雷達(dá)中頻信號(hào)的高速、高精度、可靠、穩(wěn)定采集和回放，有效地解決了高速數(shù)據(jù)流并行傳輸時(shí)存在碼間串?dāng)_的問(wèn)題。

背景

　　雷達(dá)現(xiàn)場(chǎng)環(huán)境中的電磁信號(hào)不僅包含了目標(biāo)信息，還包含了電子干擾、天氣、地形等豐富的信息，其信號(hào)數(shù)量龐大和信號(hào)種類多樣的特點(diǎn)致使后期難以及時(shí)實(shí)現(xiàn)高速數(shù)據(jù)流的處理和分析。因此，如何實(shí)現(xiàn)雷達(dá)現(xiàn)場(chǎng)信號(hào)的高速采集和重現(xiàn)是現(xiàn)今討論尤為激烈的話題之一。同時(shí)，這對(duì)雷達(dá)外場(chǎng)試驗(yàn)、演習(xí)數(shù)據(jù)分析、雷達(dá)檢修和部隊(duì)訓(xùn)練都有著重要的現(xiàn)實(shí)意義。

　　在現(xiàn)代雷達(dá)信號(hào)處理系統(tǒng)的研制中，一般需要對(duì)中頻雷達(dá)信號(hào)進(jìn)行高速度和高精度采集。目前使用的并行采樣傳輸模式雖然可以實(shí)現(xiàn)此要求，但是隨著采集速率的提高，并行數(shù)據(jù)之間的誤碼率也在成倍增加^[1]。本文采用帶有高速串行接口JESD204B的模數(shù)轉(zhuǎn)換芯片實(shí)現(xiàn)多路雷達(dá)中頻信號(hào)的高速度、高精度采集，以Xilinx Virtex-6配備的多路吉比特收發(fā)器進(jìn)行采集數(shù)據(jù)流的可靠穩(wěn)定傳輸，并使用可進(jìn)行4倍插值的數(shù)模轉(zhuǎn)換芯片實(shí)現(xiàn)高速信號(hào)的高精度模擬轉(zhuǎn)換。FPGA作為該系統(tǒng)的主控，不僅完成了各器件的配置，而且實(shí)現(xiàn)了采集和回放過(guò)程的數(shù)據(jù)信道化，使得系統(tǒng)更完整，通用性更強(qiáng)。

1 系統(tǒng)框圖

　　該雷達(dá)中頻采集回放系統(tǒng)設(shè)計(jì)如圖1所示。該系統(tǒng)主要包括四個(gè)模塊：A/D模塊、D/A模塊、信號(hào)處理模塊和時(shí)鐘復(fù)位管理模塊。ADC模塊主要是通過(guò)ADS42JB69實(shí)現(xiàn)雙通道16位250MSPS高速采樣，其前端可由兩路放大器及變壓器對(duì)中頻模擬信號(hào)進(jìn)行調(diào)理，使之符合ADC芯片射頻輸入端口的要求;DAC模塊主要由AD9142芯片、低通濾波器、數(shù)控衰減器和放大器組成，通過(guò)對(duì)DAC芯片進(jìn)行4倍插值可以實(shí)現(xiàn)16位高達(dá)1000MSPS的數(shù)模轉(zhuǎn)換;信號(hào)處理采用XC6VLX240TFF1156芯片對(duì)各模塊進(jìn)行管理并實(shí)現(xiàn)數(shù)據(jù)的信道化處理;時(shí)鐘復(fù)位管理模塊包括圖1中所示的電源、復(fù)位管理和時(shí)鐘管理，其主要功能是為系統(tǒng)中的其它模塊提供供電、時(shí)鐘和復(fù)位等。

2 高速串行接口

2.1 JESD204B

　　JESD204B 協(xié)議體系結(jié)構(gòu)可分為物理層、鏈路層、傳輸層和應(yīng)用層。物理層實(shí)現(xiàn)高速數(shù)據(jù)串/并行轉(zhuǎn)換、并/串行轉(zhuǎn)換以及編碼處理;鏈路層負(fù)責(zé)編碼幀數(shù)據(jù)、校驗(yàn)數(shù)據(jù)、添加幀的邊界和流量控制，過(guò)程中只發(fā)送和接收幀而無(wú)需知道幀的內(nèi)容^[2];傳輸層則是將AD采樣信息從數(shù)據(jù)流中提取出來(lái)。JESD204B接口由接收器和電流模式邏輯(CML)驅(qū)動(dòng)器的差分對(duì)組成，共模擬電平范圍為0.72V~1.23V，通信速率可低至312.5Mbps，可高達(dá)3.125Gbps^[3]。相比于其它接口，它不僅實(shí)現(xiàn)了高速數(shù)據(jù)的可靠穩(wěn)定傳輸，而且在硬件上減少了管腳數(shù)量，簡(jiǎn)化了ADC和FPGA的布線，特別是對(duì)于多片ADC的系統(tǒng)。JESD204B接口的這一特性使其擁有廣闊的應(yīng)用前景。

2.2 GTX

　　Virtex-6 FPGA是Xilinx公司推出的一塊高性能低功耗FPGA^[3]芯片。本文選用XC6VLX240TFF1156芯片，該芯片內(nèi)嵌5個(gè)Quard，每個(gè)Quard包含4個(gè)千兆位收發(fā)器GTX，每個(gè)GTX收發(fā)器都集成了發(fā)射器和接收器功能，能以480MB/s～6.6GB/s的速率運(yùn)行，且其有大量可配置的用戶定義特性和參數(shù)[4]。其結(jié)構(gòu)由物理媒介適配層PMA(Physical Media Access)和物理編碼子層PCS(Physial Code Subplayer)兩部分組成。PCS提供豐富的物理編碼層特性，包括周期冗余檢測(cè)CRC(Cyclic Redundancy Check)、8B/10B編碼、發(fā)送FIFO、8B/10B解碼及用于通道綁定和時(shí)鐘校準(zhǔn)的彈性緩沖器等模塊;PMA部分為模擬電路，提供高性能的串行接口特性，如預(yù)加重和均衡等功能，主要包括串行轉(zhuǎn)換、差分接收器、并串轉(zhuǎn)換及時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)等模塊^[5]。

　　對(duì)于GTX的時(shí)鐘可以選擇外部供給，而且相鄰的Quard可以使用同一對(duì)差分時(shí)鐘。發(fā)送端用戶時(shí)鐘TXUSRCLK2是由TXOUTCLK驅(qū)動(dòng)，接收端用戶時(shí)鐘RXUSRCLK2是由RXRECCLK驅(qū)動(dòng)，即是從接收到的數(shù)據(jù)里恢復(fù)出來(lái)的時(shí)鐘^[6]。要注意發(fā)送端還有另外一個(gè)用戶時(shí)鐘TXUSRCLK是PCS內(nèi)部邏輯時(shí)鐘，不允許用戶直接使用，接受端的RXUSRCLK類似，其速率為線速率與數(shù)據(jù)位寬之比。

　　GTX接口眾多特性使其能夠方便地實(shí)現(xiàn)PCIE、SATA、SAS等高速串行接口的物理層與鏈路層橋接。本文使用GTX接口實(shí)現(xiàn)JESD204B協(xié)議，以正確解析JESD204B接口ADC轉(zhuǎn)化器發(fā)出的數(shù)據(jù)。

3 信號(hào)處理

3.1 A/D

　　基于JESD204B標(biāo)準(zhǔn)設(shè)備與FPGA內(nèi)嵌的吉比特收發(fā)器可實(shí)現(xiàn)完美對(duì)接，該系統(tǒng)選用TI公司生產(chǎn)的ADS42JB69作為A/D轉(zhuǎn)換的主要器件。它是一款高線性、雙通道、16位、250MSPS的模數(shù)轉(zhuǎn)換器，支持JESD204B串口，數(shù)據(jù)速率高達(dá)3.125Gbps。經(jīng)緩沖的模擬輸入在大大降低采樣保持毛刺脈沖能量的同時(shí)，在寬頻率范圍內(nèi)提供統(tǒng)一的輸入阻抗，這使得它可以輕松地將模擬輸入驅(qū)動(dòng)至極高輸入頻率^[7]。采樣時(shí)鐘分頻器可實(shí)現(xiàn)更靈活的系統(tǒng)時(shí)鐘架構(gòu)設(shè)計(jì)。此期間采用內(nèi)部抖動(dòng)算法以在寬輸入頻率范圍內(nèi)提供出色的無(wú)雜散動(dòng)態(tài)范圍(SFDR)。

　　ADS42JB69首先根據(jù)需要完成數(shù)據(jù)采集，然后通過(guò)JESD204B接口將采集的并行數(shù)據(jù)送至FPGA。根據(jù)模數(shù)轉(zhuǎn)換的最大速率，JESD204B可配置成兩種工作模式：四線模式和兩線模式。本文假定ADC的采樣速率為250MSPS，那么JESD204B接口就必須工作在四線模式，即DA0和DA1分別對(duì)應(yīng)A通道的高低8位，B通道同理。其中， 端口用來(lái)控制串行端口輸出的數(shù)據(jù)類型，其可作為多片ADC采集的同步控制。此外，還可通過(guò)SPI對(duì)ADC芯片的寄存器0x0f進(jìn)行配置，實(shí)現(xiàn)除了正常工作模式外的多種測(cè)試模式，如遞增碼、隨機(jī)碼、零一交錯(cuò)碼等。JESD204B完成數(shù)據(jù)傳輸要經(jīng)過(guò)兩步：編碼以及串并轉(zhuǎn)換。本文使用8B/10B編碼，結(jié)合A/D轉(zhuǎn)換速率，發(fā)送端的線速率就是;如果采用雙通道進(jìn)行采集，那么總的數(shù)據(jù)量就是。

　　在串行數(shù)據(jù)收發(fā)過(guò)程中如何界定數(shù)據(jù)的邊界是至關(guān)重要的。JESD204B協(xié)議采用插入控制字符以完成字同步和幀同步來(lái)確定數(shù)據(jù)的邊界，結(jié)合接收端對(duì)端口的控制，可實(shí)現(xiàn)采集數(shù)據(jù)的準(zhǔn)確和可靠傳輸。本文對(duì)其控制實(shí)現(xiàn)可分為三步：

　　第一步：接收端拉低，發(fā)送端持續(xù)發(fā)送/K28.5/ 控制字。當(dāng)接收端接收到4個(gè)/K28.5/字符后表明字同步建立完成，此時(shí)，接收端也已經(jīng)完成時(shí)鐘恢復(fù)以及Comma字符堅(jiān)持測(cè);

　　第二步：接收端拉高，發(fā)送端開(kāi)始發(fā)送ILA幀。每個(gè)ILA包含4個(gè)多幀(Multi-Frame)。幀的結(jié)構(gòu)如圖2所示;

　　第三步：當(dāng)接收端接收到ILA幀后就表明采集數(shù)據(jù)開(kāi)始，其中可通過(guò)判斷/K28.3/字符的個(gè)數(shù)來(lái)確定起始有效數(shù)據(jù)。

3.2 D/A

　　進(jìn)行數(shù)模轉(zhuǎn)換的關(guān)鍵是器件的選擇以及配置。本文選擇ADI公司生產(chǎn)的AD9142作為本系統(tǒng)的數(shù)模轉(zhuǎn)換芯片。AD9142是一款雙通道、16位、高動(dòng)態(tài)范圍的數(shù)模轉(zhuǎn)換器，可通過(guò)插值實(shí)現(xiàn)最高1600MSPS的采樣速率，并可產(chǎn)生高達(dá)奈奎斯特頻率的多載波。它具有針對(duì)直接變頻傳輸應(yīng)用進(jìn)行優(yōu)化的特性，其中包括復(fù)數(shù)數(shù)字調(diào)制、輸入信號(hào)功率檢測(cè)以及增益、相位與失調(diào)補(bǔ)償。3線式串行接口允許對(duì)內(nèi)部寄存器進(jìn)行編寫和回讀，是一款高性能、低噪聲的數(shù)模轉(zhuǎn)換芯片^[8]。

　　如果要實(shí)現(xiàn)采集信號(hào)的實(shí)時(shí)回放，那么數(shù)據(jù)時(shí)鐘(DCI時(shí)鐘)就是250MSPS，SPI總線配置AD9142完成4倍插值就可實(shí)現(xiàn)高達(dá)1000MSPS的數(shù)模轉(zhuǎn)換。為確保AD9142實(shí)現(xiàn)可靠及高性能工作，其必須遵循一定的步驟，具體為(從器件上電后開(kāi)始)：

　　第一步：時(shí)鐘芯片CDCE62005提供穩(wěn)定的數(shù)模轉(zhuǎn)換DAC時(shí)鐘，項(xiàng)目中配置為1000MHz;

　　第二步：FPGA提供穩(wěn)定的數(shù)據(jù)同步DCI時(shí)鐘，項(xiàng)目中FPGA提供250MHz LVDS電平的差分時(shí)鐘;

　　第三步：SPI總線發(fā)出復(fù)位命令復(fù)位芯片，并配置其它相關(guān)參數(shù)，如PLL、數(shù)據(jù)接口、插值濾波器、NCO、SINC等;

　　第四步：SPI總線配置完成后，提供穩(wěn)定的數(shù)據(jù)實(shí)現(xiàn)數(shù)模轉(zhuǎn)換。

3.3 信道化

　　對(duì)于雷達(dá)中頻采集回放系統(tǒng)，為了滿足后端存儲(chǔ)速率不定的要求，本文設(shè)計(jì)了基于FPGA的信道化處理框圖，增強(qiáng)了系統(tǒng)的通用性。

　　如圖3所示，對(duì)于采集部分，因?yàn)槊柯稟DC都是以高低字節(jié)分開(kāi)的方式傳輸數(shù)據(jù)，因此要嚴(yán)格保證采樣時(shí)鐘同步，這在工程中很難實(shí)現(xiàn)。第一級(jí)FIFO設(shè)置存儲(chǔ)深度為32B，當(dāng)FIFO中可讀數(shù)據(jù)達(dá)10個(gè)后，開(kāi)始以同一個(gè)時(shí)鐘讀取FIFO，完成采樣數(shù)據(jù)高低字節(jié)的同步以及拼接;第二級(jí)FIFO作為數(shù)據(jù)緩存，深度設(shè)置為8KB，不僅杜絕了前端拼接后數(shù)據(jù)出現(xiàn)亞穩(wěn)定狀態(tài)，而且為后續(xù)用戶邏輯提供簡(jiǎn)單接口[9]。當(dāng)FIFO可讀數(shù)據(jù)達(dá)到4KB時(shí)，READY信號(hào)拉高，開(kāi)始向第三級(jí)FIFO寫入數(shù)據(jù);第三級(jí)FIFO除了作為乒乓式讀取上一級(jí)FIFO的緩存，還為后續(xù)GTX編碼爭(zhēng)取更多時(shí)間。三級(jí)FIFO聯(lián)合工作可實(shí)現(xiàn)告訴采集數(shù)據(jù)流的可靠穩(wěn)定傳輸^[10]。

本文來(lái)源于中國(guó)科技期刊《電子產(chǎn)品世界》2016年第5期第73頁(yè)，歡迎您寫論文時(shí)引用，并注明出處。