作者　魏祎 電子科技大學(xué) 微電子與固體電子學(xué)院(四川 成都 610054)

　　魏祎(1993-)，男，碩士生，研究方向：大規(guī)模集成電路與系統(tǒng)。

摘要：基于40 nm CMOS工藝，設(shè)計了一種高速逐次逼近型模數(shù)轉(zhuǎn)換器。本設(shè)計采用了非二進(jìn)制冗余DAC技術(shù)來緩解ADC對建立時間和建立精度的要求，來提高ADC量化的準(zhǔn)確性;采用帶有預(yù)放大級的高速比較器來提高比較器的精度，同時減小后級Latch的回踢噪聲，采用了兩級Latch來進(jìn)一步提高比較器的速度;采用基于鎖存器的鎖存單元來提高SAR邏輯控制電路的速度，并且采用了異步時序控制，不需要外部時鐘，有利于提高SAR ADC的速度，并降低了設(shè)計的復(fù)雜度。設(shè)計的SAR ADC在160 MHz的采樣頻率下，在不同輸入信號頻率下均可以實(shí)現(xiàn)12 bit的量化精度，SFDR均在83 dB以上。

0 引言

　　隨著智能設(shè)備的普及和通信技術(shù)的不斷發(fā)展，消費(fèi)者對智能互聯(lián)的需求變得越來越迫切。這就要求通信網(wǎng)絡(luò)要有更快的數(shù)據(jù)速率。而更高的數(shù)據(jù)傳輸速率就要求更大的帶寬。因此通訊接收機(jī)就需要更快的數(shù)據(jù)轉(zhuǎn)換器，將模擬的無線通信信號轉(zhuǎn)換為數(shù)字信號，供DSP芯片進(jìn)行處理。模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter，ADC)作為連接模擬系統(tǒng)和數(shù)字信號處理系統(tǒng)的橋梁起著關(guān)鍵的作用。

　　在同樣精度與速度要求下，與快閃型、折疊內(nèi)插型、流水線型等ADC相比，SAR ADC結(jié)構(gòu)簡單、功耗低、易于集成等特點(diǎn)，因此得到了廣泛的應(yīng)用^[1-2]。

　　常見的SAR ADC主要由自舉采樣開關(guān)、DAC、比較器和SAR邏輯電路組成，其基本架構(gòu)如圖1所示。其中DAC主要采用電容陣列構(gòu)成的CDAC。一個N位的SAR ADC的工作原理是采用二進(jìn)制搜索算法確定輸入信號所在的量化區(qū)間。首先，輸入信號通過采樣開關(guān)存儲在DAC中;然后通過比較器對輸入信號和DAC產(chǎn)生的參考電壓進(jìn)行比較，將比較結(jié)果輸出到SAR邏輯電路，SAR邏輯控制電路根據(jù)比較結(jié)果去控制DAC中的開關(guān)切換，使DAC進(jìn)一步產(chǎn)生逼近輸入信號的參考電壓;最后當(dāng)每一位都比較完成后，DAC的輸出電壓將收斂到與輸入信號相差不超過1/2 LSB(1LSB=V_FS/2^N)的范圍，比較器的每一位輸出碼組成最終的N位輸出碼。

　　本設(shè)計采用了非2進(jìn)制冗余DAC技術(shù)、靜態(tài)鎖存比較器、基于鎖存器的SAR邏輯控制電路，在CMOS工藝下實(shí)現(xiàn)了12 bit的高速SAR ADC的設(shè)計。

1 DAC的設(shè)計

　　DAC為非二進(jìn)制傳統(tǒng)電容陣列，陣列基底小于2。由于DAC陣列總電容很小，為抑制電荷注入，采用下極板采樣方式。為保證12 bit動態(tài)范圍，選取定基底radix=1.877, 以13位電容陣列的方式來實(shí)現(xiàn)12 bit的SAR ADC。電路結(jié)構(gòu)如圖2所示。

　　非二進(jìn)制冗余DAC技術(shù)緩解了ADC對建立時間和建立精度的要求^[3]。在傳統(tǒng)的二進(jìn)制電容陣列里，電容的值都是以2為基底，ADC的轉(zhuǎn)換編碼和輸入信號之間是線性映射的關(guān)系。如果將電容陣列的基底設(shè)置成小于2，則轉(zhuǎn)換編碼和輸入信號之間不再是線性映射，這種非線性映射恰恰為DAC的建立提供了冗余，可一定程度放寬DAC的建立精度，同時建立時間也大大縮短。一個N位的非二進(jìn)制SAR ADC，假設(shè)以radix作為電容陣列的基底，由于radix <2，繼續(xù)使用N位電容進(jìn)行量化將導(dǎo)致ADC不足以提供N位精度的動態(tài)范圍，假設(shè)使用k位電容進(jìn)行量化，則需滿足

(1)

　　根據(jù)式(1)，如果利用13位電容來實(shí)現(xiàn)12位ADC，則基底至少為1.8772。冗余發(fā)生在量化編碼為0111…111和1000…000之間，只要輸入信號在此冗余范圍，不管高位量化值是0還是1，最終都能被準(zhǔn)確地表示，換言之，只要DAC能夠建立到對應(yīng)的冗余范圍內(nèi)，最終就能正確完成量化^[4]。

2 SRA ADC的工作原理

　　在采樣階段，采用下極板采樣的方式，DAC差分輸出端接共模電壓V_CM，所有電容下極板分別接輸入信號V_ip和V_in，此時差分DAC輸出端的電荷：

(2)

(3)

　　為了減小采樣開關(guān)的非理想效應(yīng)，先將V_CM開關(guān)斷開，再將自舉采樣開關(guān)斷開，完成對輸入信號的采樣。采樣完成后即進(jìn)行第一次量化。以差分DAC的P端為例，首先將上極板從共模電平V_CM斷開，然后將除MSB電容外所有電容的下極板切換到V_refb，MSB電容下極板切換到V_refb，DAC建立完成即進(jìn)行第一次比較，此時，上極板電荷：

(4)

　　互補(bǔ)DAC的N端的切換方式和P端相反，其切換后上極板電荷：

(5)

　　根據(jù)上極板電荷守恒：

(6)

　　可得第一次比較時：

(7)

(8)

　　其中定義模擬權(quán)重：

　　假設(shè)第一次比較結(jié)果D₁₂=1，即V_XP<v_xn，則

3 比較器的設(shè)計

　　本設(shè)計中的比較器采用靜態(tài)鎖存比較器加一級動態(tài)鎖存器的結(jié)構(gòu)，其結(jié)構(gòu)如圖3所示。靜態(tài)鎖存比較器采用的再生單元是A類交叉耦合對^[5]，比較器的工作電流決定了其轉(zhuǎn)換速度。第一級為預(yù)放大級，對輸入信號進(jìn)行放大，輸出電流通過鏡像注入再生單元，差分輸入對管的漏端與再生節(jié)點(diǎn)之間存在隔離，回踢噪聲較小。比較器采用異步時序控制，當(dāng)比較器產(chǎn)生比較結(jié)果后對比較器進(jìn)行復(fù)位操作。

　　本設(shè)計中SAR ADC的輸入信號為800 mVpp，一個LSB為195 mV?？紤]到Latch的比較速度與輸入信號的關(guān)系，預(yù)放大級的增益設(shè)計為20 dB。在實(shí)際工作時，比較器的工作速度很快，因此預(yù)放大級需要有足夠的帶寬。本設(shè)計中預(yù)放大級的-3 dB帶寬為1.8 GHz。

4 SAR邏輯控制電路的設(shè)計

　　采用同步結(jié)構(gòu)的SAR邏輯需要額外的控制時鐘。對于一個N位同步SAR ADC而言，量化過程需要N個時鐘周期，采樣過程需要一個到多個時鐘周期，假設(shè)為一個時鐘周期，則ADC的采樣率為外部時鐘頻率的1/(N+1)，由于采樣時鐘必須要保證精度且由外部時鐘分頻得到^[6-7]，因此在同步設(shè)計里首先要保證(N+1)倍于采樣率的外部時鐘的精度，不但相當(dāng)困難，而且十分不經(jīng)濟(jì)。

　　因此本設(shè)計采用異步時序控制的SAR邏輯。SAR邏輯控制電路由13個鎖存單元及對應(yīng)的DAC開關(guān)控制信號產(chǎn)生電路組成，如圖4所示，本設(shè)計共有13個鎖存單元。

　　VIN和VIP接收比較器的輸出，ENS接收來自前一級的使能信號，CLK為鎖存單元的控制時鐘，控制內(nèi)部的鎖存器，RST為復(fù)位信號，鎖存單元對比較器的結(jié)果進(jìn)行鎖存后，經(jīng)過邏輯電路產(chǎn)生VOUTP和VOUTN作為DAC開關(guān)的控制信號，來控制電容下極板的切換。其工作流程為，當(dāng)比較器產(chǎn)生比較結(jié)果后，將比較結(jié)果輸出到SAR單元，同時將比較結(jié)果通過與非門來產(chǎn)生鎖存單元的控制時鐘，控制鎖存單元對比較器的輸出結(jié)果進(jìn)行鎖存，鎖存完成后隨即產(chǎn)生一個使能信號，開啟下一級鎖存單元，等待下一次比較器的結(jié)果。當(dāng)最后一級鎖存單元鎖存比較器結(jié)果后，產(chǎn)生的READY信號作為最終量化數(shù)據(jù)并行輸出的控制信號，并用于產(chǎn)生SAR邏輯控制電路的復(fù)位信號，同時將DAC的電容上極板接到VCM，等待下一個采樣周期的到來。

5 SAR ADC仿真結(jié)果

　　在采樣頻率Fs=160 MHz時，在不同輸入信號頻率下對SAR ADC進(jìn)行仿真。輸入信號為差分的正弦波，差分?jǐn)[幅為800 mVpp，參考電壓Vreft=800 mV，Vrefb=400 mV。通過Matlab對ADC的輸出數(shù)據(jù)進(jìn)行FFT處理后，得到SAR ADC在不同輸入信號頻率下的動態(tài)性能如表1所示。

　　SAR ADC在不同輸入信號頻率時的性能仿真結(jié)果統(tǒng)計如表1所示。

　　由仿真結(jié)果可以看出，本ADC的設(shè)計實(shí)現(xiàn)在160MHz的采樣頻率下能夠完成13次量化，并保證了12位的量化精度。

6 結(jié)論

　　本設(shè)計采用了非二進(jìn)制冗余DAC技術(shù)來緩解ADC對建立時間和精度的要求;采用帶有預(yù)放大級的高速比較器來提高比較器的精度，并減小后級Latch的回踢噪聲;SAR邏輯控制電路采用基于鎖存器的鎖存單元來提高SAR的速度，并且采用了異步時序控制，不需要外部時鐘，有利于提高SAR ADC的速度，并降低了設(shè)計的復(fù)雜度。

　　經(jīng)過仿真驗證，本文設(shè)計的SAR ADC在160 MHz的采樣頻率下，在不同輸入信號頻率下均可以實(shí)現(xiàn)12 bit的量化精度，SFDR均在83 dB以上。

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　　本文來源于《電子產(chǎn)品世界》2018年第3期第61頁，歡迎您寫論文時引用，并注明出處。