王依波（電子科技大學?電子科學與工程學院，四川?成都?610054）

　　摘?要：介紹了一種低功耗的上電復位電路（POR），針對以往上電復位電路的上電復位時間較短和功耗較高的問題，提出了一種新的上電復位自關斷電路，最后在Cadence仿真環(huán)境中，給出了該電路在0.13 μm工藝下的仿真結果。結果表明該電路可適用于各種上電時間，并且功耗較低。

　　關鍵詞：上電復位；低功耗；自關斷

　　0 引言

　　上電復位電路通過檢測電源電壓的變化來控制芯片進入初始工作狀態(tài)，當電源電壓上升到正常工作電壓之前，低電平復位的上電復位電路需要會產生一個低電平，使芯片處于復位狀態(tài)，防止芯片非正常工作影響性能；在電源電壓上升到正常的工作電壓之后，上電復位電路就會維持一個高電平，確保芯片處在正常工作的狀態(tài)。

　　由于上電復位電路的應用十分廣泛，在不同的應用場景下對于電源上電的時間要求也不同，文獻^[1]所提出的上電復位電路是一種常見的結構，基于RC充電原理，該電路結構簡單，功耗低，但是無法在電源電壓上電較慢的情況下使用，并且抗干擾能力較低。而像文獻^[2]中提出的基于電平檢測的上電復位電路，雖然能夠滿足較大范圍的上電時間，但是結構復雜，通常包括帶隙基準，比較器等模塊，電路設計復雜且功耗高。

　　針對上述問題，本文提出了一種上電復位自關斷電路，在不同的上電時間下都能正常工作，并且功耗極低。

　　1 上電復位自關斷電路原理

　　本文提出的上電復位自關斷電路結構如圖1所示，包括上電復位信號產生模塊，信號鎖存模塊和電源關斷模塊。電路的具體實現如下：上電復位信號產生電路是基于MOS管的閾值電壓對電源電壓進行檢測。R1電阻作為電路的自啟動模塊，防止上電復位模塊進入死鎖狀態(tài)；MOS管PM1~PM3、NM1~NM3和電阻R2共同組成了電壓檢測電路。

　　假設PMOS管的閾值電壓為V _tp ，NMOS管的閾值電壓為V _tn 。當電源電壓開始上電之前，輸出的POR信號一直保持低電平狀態(tài)，對芯片進行復位操作；開始上電后，在電源電壓升到到V _tn 之前，電路中除了節(jié)點A、C、D在通過PMOS管進行充電外，沒有其他變化；當電源電壓達到V _tn 時，NM1導通，流經NM1的電流將節(jié)點B的點位拉低，該電流同時被PM1和PM3鏡像，然后節(jié)點C的點位開始拉高到電源電壓，并且跟隨電源電壓變化。當電源電壓達到2V _tn 時，NM2導通，然后節(jié)點B的電壓隨著電源電壓升高而升高，假設節(jié)點B的電壓變化為 ?v ，則流經PM2的電流變化?v/R₂，該變化通過電流鏡反映到PM3所在的支路。但是因為NM3的漏端電流變化相對于?v是成平方率關系，所以當NM3的電流占主導時，節(jié)點D的電壓會被快速拉到地。經過施密特反相器整形后，得到一個高電平。

　　流過NM2和NM3的電流如下：

　　流過PM1和PM3的電流如下：

　　其中，V _gs1 和V _gs2 分別是NMOS管NM1和NM2的柵源電壓，當電源電壓逐漸升高到I_n >I_p時，節(jié)點D的點位保持為地，經過施密特反相器得到一個高電平，將此時的電源電壓值定義為上電復位電壓的閾值，用POR _vt 表示。由公式（1）（2）可以得出

　　由于在該電路結構中NM2只工作在飽和區(qū)，所以

　　由上電復位信號產生電路所產生的信號，經過施密特反相器反向并整形，輸出的上升沿 的階躍信號用來做D觸發(fā)器的復位信號，D觸發(fā)器脫離復位狀態(tài)后，RST信號和Q`信號經過與非門邏輯輸出一個低電平將NM4關斷，然后電容C開始充電，D觸發(fā)器的時鐘信號CLK變?yōu)楦唠娖?，Q輸出端輸出帶上升沿高電平信號，并進行鎖存，產生最終的上電復位信號POR。上電復位信號POR和經過反相器INV2后作為電源關斷控制信號PWD用來將上電復位信號產生電路關斷，減小整個電路的靜態(tài)功耗。

　　2 電路仿真結果

　　基于第1節(jié)的原理，在Cadence仿真環(huán)境中采用GSMC 0.13 μm CMOS工藝下將電路實現，并針對不同的電源上電時間進行功能仿真和功耗仿真。為了便于描述，選取典型的仿真結果如圖2所示。由此可見，隨著電源電壓的逐漸升高，電路所產生的上電復位信號由低電平迅速升高為高電平，使芯片脫離復位狀態(tài)。在POR信號穩(wěn)定以后，在電源電壓為1.2 V的情況下，整個電路的電流只有1.5 nA左右。

　　3 結論

　　隨著芯片集成度的逐步提高，對于功耗的要求也越來越嚴格，從低功耗高和適用于多種應用環(huán)境的角度出發(fā)，本文提出了一種新的上電復位電路，在上電復位完成之后，將整個電路關斷，達到低功耗的目的。該電路適用范圍廣，功耗低，可靠性強，可以適用于各種芯片的復位操作。 

　　參考文獻

　　[1] Suat U. Ay, et al. A nanowatt cascadable delay elementfor compact power-on-reset (POR) circuits[C].2009 52ndIEEE International Midwest Symposium on Circuits and Systems,Cancun,Mexico.2009:62-65.

　　[2] Lai X,Yu W,Li G, et al. A low quiescent current and resettime adjustable power-on reset circuit[C].InternationalConference on ASIC,Himeji,Japan.2015:559-562.

　　本文來源于科技期刊《電子產品世界》2019年第9期第61頁，歡迎您寫論文時引用，并注明出處。