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          鎖相環(huán)中YTO自校準技術的應用

          作者: 時間:2011-10-26 來源:網絡 收藏

          1 引言

            (PLL)是一個能夠跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng),它由鑒相器(PD)、環(huán)路濾波器(LF)、壓控振蕩器(VCO)及反饋電路等四個基本部件組成。如圖1所示。

            鑒相器是一個相位比較器,用來監(jiān)測輸入信號相位θ1(t)與反饋信號相位θ2(t)之間的相位差,輸出的誤差信號Ud(t)再經過低通濾波器后,得到誤差電壓Uc(t),去調節(jié)被控振蕩器,直至θ2(t)同步跟蹤θ1(t)的變化,即鎖定狀態(tài)。這種相位負反饋控制系統(tǒng)在采用間接頻率合成方式的頻率合成器中得到廣泛應用。

            以作為主振的現(xiàn)代微波信號發(fā)生器,基本都采用了復雜的實現(xiàn)整機頻率合成。根據特性,如果主振輸出信號頻率與理論輸出頻率相差太大,超出了環(huán)路的捕獲帶寬,則不能通過捕獲而進入同步跟蹤狀態(tài),系統(tǒng)將會失鎖。因此,在整個輸出頻段中對主振電路實施校準,使其達到一定的預置準確度而保證環(huán)路迅速進入鎖定狀態(tài),是十分必要的。

          鎖相環(huán)構成框圖

            2 TO

            由于YIG調諧振蕩器()在頻率覆蓋、調諧線性、頻譜純度以及體積、重量和可靠性等方面的優(yōu)勢,現(xiàn)代的微波合成信號源幾乎都采用了YTO作為核心微波振蕩器。YTO是以YIG(釔鐵柘榴石)小球為諧振子、微波晶體管為有源器件的固態(tài)微波信號源,其輸出頻率與內部調諧磁場有較好的線性關系。內部調諧磁場由主線圈和副線圈兩部分生成,前者感抗大、調諧慢但調諧靈敏度高、調諧范圍寬、高頻干擾抑制好;后者感抗小但調諧速度快,并因為調諧靈敏度低而具有良好的干擾抑制特性。二者結合使用特別有利于既需要大范圍調諧又需要快速修正的寬帶微波信號發(fā)生器。以YTO為核心振蕩器的微波信號源鎖相原理框圖如圖2所示。

            在這個中,主振預置調諧信號激勵低頻電流發(fā)生器驅動YTO主線圈,把輸出頻率調諧到預置頻率。再通過取樣的方式將微波信號下變頻到參考頻率的附近,并反饋至鑒相器電路,與高精準參考信號進行鑒相。根據YTO的驅動特點,低通濾波器后級的誤差電壓經過高、低頻分離后,分別疊加到高、低頻電流發(fā)生器的激勵信號中,實現(xiàn)對輸出電流的成比例調制,從而實現(xiàn)對YTO輸出頻率的調諧,最終實現(xiàn)頻率鎖定。

            此環(huán)路中,捕獲帶寬一般設置在50MHz以內,但由于YIG振蕩器本身存在的非線性誤差和磁滯誤差,當主振預置調諧電壓線性變化時,振蕩器的輸出頻率常常會偏離理想頻率約20~40MHz,另外溫度的變化也會帶來一定的頻率漂移,以0-40℃變化為例,通常會有±30MHz的漂移誤差,因此,要使信號在整個溫度范圍內都能實現(xiàn)準確快速的捕獲鎖定,必須對振蕩器的預置實施補償。

            3 YTO方案的設計與實現(xiàn)

            根據以上分析,誤差電壓Uc(t)與鑒相誤差成正比,也就是說,預置頻率偏離理論頻率越大,在該頻率點上的Uc(t)均值越大。其中,Uc(t)包含了瞬時隨機擾動分量Uc2(t)及低頻誤差電壓分量Uc1(t),后者起到調諧YTO的主要作用,因此,如果對YTO在全頻段內設置步進掃描,并在每個頻率點對低頻誤差電壓進行實時取樣,將得到的誤差數據進行存儲,當整機需要鎖相輸出信號時,取出對應點的數據,再經過比例變換后,疊加到主振預置電路,將可以實現(xiàn)對預置頻率的修正,從而達到提高預置準確度的目的。原理框圖如圖3所示。

            

          鎖相環(huán)中YTO自校準技術的應用

          誤差采樣電路

            該電路中,YO-LOW-FM是低頻誤差電壓,范圍為±5V之內,為了將輸入電壓調整到A/D的要求范圍內,需加由R70、R71、N27-A組成的直流偏壓電路。在此,采用8位A/D轉換器,對誤差電壓的采樣分辨率可以達到40mV以內,按照低頻誤差電壓調諧靈敏度為10MHz/V計算,理論上對于YTO預置誤差的采樣分辨率可以達到0.4MHz以內,相對于YTO的捕獲帶寬而言,完全滿足采樣精度要求。

            通過軟件參與設置,很容易得到全頻段內的預置誤差數據。對于2-20GHz的微波振蕩器,如果每隔5MHz設置補償一個點,那么存儲器至少需要3600個地址空間,在此選擇8k×8靜態(tài)存儲器芯片,存儲空間滿足要求。在時鐘的同步控制下,地址生成器產生對應地址,該系列數據被存入RAM中,電路如圖5所示。

            

          存儲器電路

            其中,控制信號的產生及存儲器地址的生成可以通過簡單的CPLD設計完成,不再贅述。當整機需要頻率補償時,在軟件及同步時鐘的控制下,對應

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