摘要 通過(guò)對(duì)單通道數(shù)字射頻存儲(chǔ)器的原理和結(jié)構(gòu)分析，總結(jié)了單通道數(shù)字射頻存儲(chǔ)器的優(yōu)缺點(diǎn)，并基于單通道數(shù)字射頻存儲(chǔ)結(jié)構(gòu)，引入DSP模塊設(shè)計(jì)了一種基帶干擾源，實(shí)現(xiàn)了對(duì)寬帶信號(hào)的處理。

關(guān)鍵詞 數(shù)字射頻存儲(chǔ)器;基帶干擾源;數(shù)字信號(hào)處理

現(xiàn)代新型雷達(dá)普遍采用匹配接收和相參信號(hào)處理技術(shù)，因此具有優(yōu)秀的目標(biāo)檢測(cè)、識(shí)別和跟蹤能力，同時(shí)具有良好抗干擾性能。使用傳統(tǒng)噪聲干擾信號(hào)對(duì)相參雷達(dá)進(jìn)行干擾，由于干擾信號(hào)不相參，能量利用率低、干擾效果差，迫使噪聲干擾機(jī)過(guò)度提高發(fā)射功率，為系統(tǒng)工程實(shí)現(xiàn)帶來(lái)困擾。因此，需要研究相參干擾技術(shù)以應(yīng)對(duì)新體制雷達(dá)。

數(shù)字射頻存儲(chǔ)器(Digital Radio Frequency Memory，DRFM)利用高速模數(shù)轉(zhuǎn)換器件、高速數(shù)字邏輯器件進(jìn)行采樣、存儲(chǔ)、處理雷達(dá)信號(hào)，可以產(chǎn)生相參干擾信號(hào)。DRFM技術(shù)已成為現(xiàn)代干擾技術(shù)的核心。

1 單通道幅度量化DRFM的結(jié)構(gòu)及特點(diǎn)

幅度量化是指利用ADC對(duì)輸入信號(hào)幅度進(jìn)行采樣、量化、編碼處理，得到數(shù)字信號(hào)。重構(gòu)時(shí)，數(shù)字信號(hào)經(jīng)DAC后輸出模擬信號(hào)。幅度量化的采樣頻率和量化位數(shù)決定了重構(gòu)信號(hào)的保真度。

單通道幅度量化DRFM由一路ADC電路組成，其結(jié)構(gòu)如圖1所示。工作流程為：輸入的射頻信號(hào)與系統(tǒng)本振進(jìn)行混頻，經(jīng)帶通濾波下變頻為中頻信號(hào);中頻信號(hào)與精確本振混頻、濾波后，得到基帶模擬信號(hào);ADC在采樣時(shí)鐘控制下，實(shí)現(xiàn)模數(shù)轉(zhuǎn)換，輸出數(shù)字信號(hào)存儲(chǔ)到RAM中;在轉(zhuǎn)發(fā)過(guò)程中，讀出數(shù)據(jù)經(jīng)DAC、低通濾波后，重構(gòu)為基帶模擬信號(hào);此信號(hào)與系統(tǒng)本振混頻后，上變頻為射頻干擾信號(hào)。

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假設(shè)下變頻后輸出信號(hào)的頻率范圍為[f0-△B/2，f0+△B/2]，為抑制上變頻和下變頻的高次交調(diào)，其中心頻率f0與帶寬△B之間須滿足

2(f0-△B/2)>f0+△B/2 (1)

即

f0>3△B/2 (2)

根據(jù)采樣理論，采樣時(shí)鐘的頻率應(yīng)滿足

fc>2(f0+△B/2)=2f0+△B>4△B (3)

由式(3)可知，單通道幅度量化的采樣率應(yīng)該大于輸入信號(hào)帶寬的4倍。因此單通道幅度量化即便有結(jié)構(gòu)簡(jiǎn)單、不存在通道幅相不一致問(wèn)題的優(yōu)點(diǎn)，但由于ADC器件的限制，存在系統(tǒng)瞬時(shí)帶寬較小，難以處理寬帶信號(hào)的缺點(diǎn)。

2 基于單通道DRFM的干擾源設(shè)計(jì)

為解決寬帶信號(hào)處理問(wèn)題而產(chǎn)生的正交雙通道DRFM存在幅相要求嚴(yán)格、調(diào)試?yán)щy的特點(diǎn)，為設(shè)計(jì)者增加了工作量。隨著技術(shù)的進(jìn)步，目前ADC器件的性能有了大幅提高，為采用單通道DRFM處理寬帶信號(hào)提供了可能。

基帶干擾源主要完成對(duì)基帶信號(hào)的采集存儲(chǔ)、處理分析與基帶干擾信號(hào)的生成。包括上下變頻模塊、高速采集板、DSP數(shù)字信號(hào)處理板、控制計(jì)算機(jī)和高速數(shù)字波形合成器等部分。其組成框圖如圖2所示。

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2.1 高速數(shù)據(jù)采集板

高速數(shù)據(jù)采集板主要完成模擬中頻信號(hào)到數(shù)字信號(hào)的變換，它將中頻信號(hào)進(jìn)行量化處理，獲得數(shù)字信號(hào)并存儲(chǔ)。干擾源的瞬時(shí)帶寬要求為400 MHz，采用SPT公司的閃存A/D芯片SPT7760。SPT7760采樣率為1 GHz，雙路輸出，每一路均有鎖存時(shí)鐘，每個(gè)端口的輸出速度為500 MB·s-1。然后采用ADC輸出分為8路的方案，將每一路的數(shù)據(jù)產(chǎn)生率降為125 MB·s-1，輸出存儲(chǔ)及處理。由于ADC的輸出數(shù)據(jù)為ECL電平，而

后續(xù)的鎖存器和緩存器為TTL電平，所以在降速之前選用MICRE公司的SY100系列，將ECL電平轉(zhuǎn)化為TTL電平。

解決高速數(shù)據(jù)存儲(chǔ)的方法一般是在高速數(shù)據(jù)輸入和速度較低的大容量存儲(chǔ)器之間加入高速FIFO。由于選擇的FPGA與存儲(chǔ)器工作頻率相同，同為200 MHz。FPGA只需產(chǎn)生同步控制信號(hào)在一個(gè)時(shí)鐘周期內(nèi)將TTL鎖存數(shù)據(jù)存入存儲(chǔ)器即可。同時(shí)FPGA還完成與DSP信號(hào)處理器的接口控制和數(shù)據(jù)轉(zhuǎn)換等功能。

高速采集板的原理如圖3所示。

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