摘要：通過對基于ＩＢＩＳ模型的信號完整性仿真，分析在一個高速１６０ＭＨｚＤＳＰ（ＴＭＳ３２０Ｃ６７０１）系統(tǒng)設計中成功應用的實例，闡述了基于ＩＢＩＳ模型的仿真分析在高速、復雜系統(tǒng)設計中的重要作用和實用性，描述了基于ＩＢＩＳ模型的仿真分析的一般過程。

關鍵詞：ＩＢＩＳ模型 信號完整性 高速設計 仿真分析

對于高速系統(tǒng)而言，在設計過程中對設計進行仿真分析，將信號的完整性（ＳＩ）和時序問題解決在制版之前，盡可能地保證設計的一次成功是現(xiàn)在設計人員普遍采用的做法。仿真分析就是在設計的過程中，由ＥＤＡ工具利用輸入的器件模型數(shù)據(jù)進行分析，將成功的設計和有問題的地方直觀地反饋給設計者，設計者根據(jù)反饋信息對設計進行修改完善的過程。然而早期的高速設計者們發(fā)現(xiàn)，如果一塊ＰＣＢ板上有上千個線網(wǎng)，進行基于電氣模型的仿真分析，需要太大的運算量和太多的時間，是不切實際的。為此，開發(fā)出一種新的行為級的建模方法，這種方法被稱為ＩＢＩＳ（Ｉ／Ｏ Ｂｕｆｆｅｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）。

１ 基于ＩＢＩＳ模型的信號完整性分析

1.1 ＩＢＩＳ模型和ＳＰＩＣＥ模型

仿真分析的基礎是器件模型，器件模型的類型主要有兩種。一種較早出現(xiàn)的是電氣模型，比如ＳＰＩＣＥ模型。ＳＰＩＣＥ模型試圖描述電路的實際電氣連接，開發(fā)這種模型的初始目的是為了給集成電路的設計提供一個仿真環(huán)境，目前其主要的應用場合仍在于ＩＣ的設計和驗證上。由于ＳＰＩＣＥ模型并不是為ＰＣＢ的傳輸線及其它更大的結(jié)構(gòu)而設計的，使用它來驗證稍大的線網(wǎng)就顯得不切合實際。另外，由于其要求描述電路的實際電氣連接，芯片生產(chǎn)廠家擔心會泄露自己的技術(shù)因而在提供模型時會不太積極。

另一種類型的模型就是ＩＢＩＳ行為模型，它描述器件在特定負載及特定封裝下的輸入輸出行為而不是其實際的電氣組成。與ＳＰＩＣＥ模型相比，ＩＢＩＳ模型的優(yōu)勢體現(xiàn)在三個方面：第一，由于ＩＢＩＳ模型保護了內(nèi)部電路的私有信息而獲得模型的芯片生產(chǎn)廠家的支持；第二，采用ＩＢＩＳ模型可以進行較快的仿真分析（比ＳＰＩＣＥ模型快２５倍），這種優(yōu)勢在ＰＣＢ板的密度越來越高，需要分析的關鍵線網(wǎng)越來越多的趨勢下變得十分重要，因此ＩＢＩＳ模型獲得ＥＤＡ工具的支持；第三，ＩＢＩＳ模型易于獲得（廠家提供或自己產(chǎn)生）和理解，而且因為包括Ｉ／Ｏ結(jié)構(gòu)的非線性特性，封裝參數(shù)及ＥＳＤ結(jié)構(gòu)，ＩＢＩＳ模型可以達到與ＳＰＩＣＥ模型相當?shù)木取Ａ硗猓桑拢桑幽Ｐ筒淮嬖冢樱校桑茫懦Ｓ械牟皇諗繂栴}。這些優(yōu)勢使其獲得了設計者的支持。

由于ＩＢＩＳ模型的這些優(yōu)勢，使其在１９９３年形成初樣至今短短數(shù)年就得以迅速的發(fā)展和廣泛的應用，成為信號完整性模型的國際標準。

1.2 信號完整性分析

所謂信號完整性分析是分析由驅(qū)動器產(chǎn)生的信號經(jīng)導線傳輸?shù)截撦d后是否完整，受干擾的程度如何。在過去的低速數(shù)字設計中，設計者主要考慮邏輯上是否正確，而不用考慮信號傳輸?shù)耐暾?。連接驅(qū)動器與負載之間的銅線被認為純粹的短路線。隨著對產(chǎn)品高性能的不斷追求和半導體工藝的飛速發(fā)展，集成電路的速率越來越快，高速率的器件越來越普遍，信號完整性問題已成為設計者在高速數(shù)字設計中最為關心的問題。各類邏輯器件的速度如表１所示。

表1 邏輯器件的速率

理論上當信號的傳輸時延大于信號電平轉(zhuǎn)換時延（沿速率）的２０％時，連接驅(qū)動器與負載之間的銅線將被視為傳輸線而不是純粹的短路線，這時就必須關注信號的完整性。以沿速率為１ｎｓ為例，如果走線時延大于２００ｐｓ，則因視為傳輸線，而２００ｐｓ僅對應于１ ｉｎｃｈ的走線長度?，F(xiàn)在沿速率為１ｎｓ的器件已十分普遍，ＴＭＳ３２０Ｃ６７０１的沿速率已達到了０．６ｎｓ。因此在現(xiàn)在的數(shù)字設計中，信號完整性分析幾乎是不可回避的，即使采用速率稍慢的器件，如果系統(tǒng)組成復雜，布線過長時也必須進行信號完整性分析。

信號完整性問題主要源于高速驅(qū)動器陡峭的邊沿，另外阻抗不匹配及鄰近線網(wǎng)的電磁干擾也會損害信號的完整性。主要的信號完整性問題有：過沖和下沖，振鈴，非單調(diào)性以及串擾等，如圖１所示。如果不對這些信號完整性問題進行仔細的分析、檢查并加以解決，將對系統(tǒng)性能造成嚴重影響。信號完整性分析的目的就是在實際物理實現(xiàn)之前發(fā)現(xiàn)信號完整性問題并盡可能將其解決。

２ 一個實際的高速ＤＳＰ系統(tǒng)設計中的信號完整性仿真分析

2.1 系統(tǒng)的構(gòu)成

該系統(tǒng)是一個雷達信號處理機，ＤＳＰ選用ＴＩ公司新近推出的ＴＭＳ３２０Ｃ６７０１，該ＤＳＰ采用０．１８μmCMOS工藝制造，時鐘速率高達167MHz，驅(qū)動器的沿速率為0.6ns。系統(tǒng)由兩片TMS320C6701構(gòu)成，每個DSP都配置各自的高速同步存儲器（167MHz的SBSRAM）和異步存儲器，同步存儲器和異步存儲器之間的總線用驅(qū)動器隔離。兩個DSP之間兩種交換數(shù)據(jù)的途徑：一種是通過高速同步通訊口互連；另一種是通過FIFO進行數(shù)據(jù)交換。采用高速的CPLD完成譯碼和其它控制。兩片高精度16位AD用于雷達信號的采集，一片高精度16位DA用于處理后信號的輸出，AD和DA通過FIFO與各自的DSP相連。系統(tǒng)工作時鐘的設計要求為160MHz，其高速數(shù)字部分的主要構(gòu)成示意如圖2。

該系統(tǒng)由４３５個元器件組成，線網(wǎng)達到４４１９個。系統(tǒng)中不僅有許多高速純數(shù)字器件，還有對干擾十分敏感的數(shù)?；旌掀骷湍M器件。

系統(tǒng)包括７種電源網(wǎng)絡，數(shù)字網(wǎng)絡：１．８Ｖ、３．３Ｖ、５Ｖ及ＤＧＮＤ，模擬網(wǎng)絡：＋５Ｖ、－５Ｖ及ＡＧＮＤ。ＰＣＢ采用８層設計：４層信號層和４層電源層。

2.2 仿真分析前的準備工作

2.2.1 ＥＤＡ工具的選擇

ＥＤＡ工具包括原理圖及ＰＣＢ的制作和信號仿真分析兩個部分。一般來說，這兩個部分是相對獨立的軟件。對于高速設計而言，首先要選擇一個好的信號仿真分析工具。有的信號仿真分析工具是基于ＩＢＩＳ模型的，有的是基于其它模型比如ＳＰＩＣＥ模型的；有的基于ＩＢＩＳ模型的工具的仿真分析功能不完全；另外，信號仿真分析工具與所用的原理圖及ＰＣＢ的制作工具之間是否有良好的接口關系也是必須考慮的因素。

本設計采用的原理圖及ＰＣＢ的制作工具是Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ公司的ＢｏａｒｄＳｔａｔｉｏｎ仿真分析也采用該公司出品的ＩＣＸ。ＩＣＸ是一個功能強大的基于ＩＢＩＳ模型的ＥＤＡ工具，由布局器、仿真器、優(yōu)化器及綜合器等模塊組成。布局器完成布局及布局分析；仿真器完成全功能的信號完整性分析和時序分析，分析可以在布線之前進行（ｐｒｅ＿ｓｉｍｕｌａｔｉｏｎ），也可以在布線之后進行（ｐｏｓｔ＿ｓｉｍｕｌａｔｉｏｎ）；優(yōu)化器可以根據(jù)設計要求進行布局的優(yōu)化、拓撲結(jié)構(gòu)的優(yōu)化、走線的優(yōu)化及不同類型邏輯器件的優(yōu)化選擇；綜合器則可以在設計規(guī)則的驅(qū)動下完成自動布線。

2.2.2 ＩＢＩＳ模型的獲取和驗證

由于器件模型是仿真分析的基礎，因此在進行仿真分析之前必須將設計中所用到器件的ＩＢＩＳ模型準備好。器件的ＩＢＩＳ模型主要來自器件的生產(chǎn)廠家，從ＥＤＡ工具廠家也可以獲得一部分通用器件的ＩＢＩＳ模型。隨著上述ＩＢＩＳ模型的優(yōu)勢獲得廣泛的認識，器件ＩＢＩＳ模型的獲得變得越來越容易。對于那些實在找不到的ＩＢＩＳ模型，也可以通過一定方法自己生成。

器件模型的好壞直接決定仿真結(jié)論的可信程度，因此，在使用獲得的ＩＢＩＳ模型進行仿真分析之前，必須驗證ＩＢＩＳ模型的好壞。借助專門的工具可以進行模型的驗證。一般來說，器件生產(chǎn)廠家和專業(yè)ＥＤＡ廠家提供的ＩＢＩＳ模型可信度比較高。

2.2.3 關鍵線網(wǎng)的劃分

對于復雜的設計，線網(wǎng)的數(shù)量可能高達數(shù)千個。為了縮短設計周期，在仿真分析之前應對設計中的關鍵與非關鍵線網(wǎng)進行劃分。劃分的原則主要是根據(jù)器件驅(qū)動器沿速率的高低和工作頻率的高低；對時延敏感的線網(wǎng)，比如時鐘信號，對曲線要求高的線網(wǎng)，比如ＦＩＦＯ的讀寫信號，即使速率不高，也應視為關鍵線網(wǎng)；另外，對于非高速線網(wǎng)，如果因為系統(tǒng)復雜而造成拓撲結(jié)構(gòu)不好、走線過長，也應該作必要的仿真分析。

在本設計中，高速器件有：數(shù)字信號處理器ＴＭＳ３２０Ｃ６７０１、１３３Ｍ ＳＢＳＲＡＭ ＧＶＴ７１１８Ｇ３６、高速ＣＰＬＤ ＥＰＭ７１２８ＳＴＣ－６、高速總線驅(qū)動器和緩沖器ＳＮ７４ＬＶＴ１６２２４４、ＳＮ７４ＬＶＴ１６２２４５及ＳＮ７４ＬＶＴ１２５，這些器件的線網(wǎng)構(gòu)成了本設計的高速線網(wǎng)，如圖２所示。另外，ＡＤ和ＤＡ的讀寫時鐘，ＦＩＦＯ的讀寫信號等其它一些信號也被視為關鍵線網(wǎng)。

2.3 不同階段的仿真分析

ＩＣＸ工具提供布線之前ｐｒｅ＿ｓｉｍｕｌａｔｉｏｎ和布線之后的ｐｏｓｔ＿ｓｉｍｕｌａｔｉｏｎ。在原理圖完成之后即可進行ｐｒｅ＿ｓｉｍｕｌａｔｉｏｎ，此階段的仿真分析主要是通過布線之前的信號完整性分析（不包括串擾），對布局進行指導，對邏輯器件的類型進行選擇，決定那些信號需要端接，采用何種端接方法及端接電阻的阻值大小。

在ｐｒｅ＿ｓｉｍｕｌａｔｉｏｎ指導完成布局布線之后，還可能存在一些信號完整性問題，相鄰線網(wǎng)之間的串擾（ｐｒｅ＿ｓｉｍｕｌａｔｉｏｎ沒有考慮）是造成這些問題的主要原因。采用ｐｏｓｔ＿ｓｉｍｕｌａｔｉｏｎ功能再對完成布線后的設計進行進一步的仿真分析，此階段的分析考慮了串擾在內(nèi)的幾乎所有的實際因素。根據(jù)ｐｏｓｔ＿ｓｉｍｕｌａｔｉｏｎ的仿真結(jié)果對設計在布線、線間距、端接位置和端接值等方面要做精細地調(diào)整，將信號完整性問題減小到可接受的范圍之內(nèi)。

2.4 通過仿真分析對設計進行修改

在設計中采用高速器件會產(chǎn)生許多邏輯分析難以解決的信號完整性問題，采用基于ＩＢＩＳ模型的信號完整性仿真分析能夠?qū)⒏鞣N信號完整性問題發(fā)生的所在、程度等信息方便直觀地提供給設計者。設計者據(jù)此對有問題的地方進行修改，再對修改后的設計進行仿真分析，對修改的效果進行驗證，有時需要重復多次這個過程才能獲得令人滿意的結(jié)果。

在本設計中，首次進行仿真分析時暴露出許多嚴重的信號完整性問題，比如，過高的過沖和下沖，嚴重的振鈴，非單調(diào)邊沿以及過大的串擾等。通過在驅(qū)動端添加不同阻值的串聯(lián)端接、在負載端添加不同阻值的并聯(lián)端接、調(diào)整端接的位置、修改走線的拓撲結(jié)構(gòu)、調(diào)整板層間的介質(zhì)厚度甚至更換邏輯器件的類型等方法進行反復的修改與仿真驗證，最終將各種信號完整性問題限制在可接受的范圍之內(nèi)。

圖３給出工作頻率為１００ＭＨｚ時ＤＳＰ１數(shù)據(jù)線Ｄ８在驅(qū)動端添加３３Ω的串聯(lián)端接前后信號完整性分析的不同結(jié)果；圖4給出工作頻率100MHz時DSP1數(shù)據(jù)線D8在減小一些板層之間的介質(zhì)厚度前后串擾的不同結(jié)果。

對高速、復雜的數(shù)字系統(tǒng)而言，基于ＩＢＩＳ模型的信號完整性仿真分析是設計中的得力助手。特別是對于在設計中第一次采用沒有設計經(jīng)驗的高速器件的情況下，仿真分析顯得尤為重要。在本設計中，借助于基于ＩＢＩＳ模型的信號完整性仿真分析，解決了許多信號完整性問題，制版后調(diào)試一次成功，避免了因信號完整性問題可能會帶來的重復制版，縮短了設計周期。