簡介

　　為適應移動計算的需求，無線網(wǎng)絡存取技術正快速發(fā)展。全球移動通信系統(tǒng)(GSM)網(wǎng)絡及通用分組無線業(yè)務(GPRS)也因此廣泛應用于各行各業(yè)。為支持PDA及移動電話等基于網(wǎng)絡技術的產品發(fā)展，2.5G基礎設施的建設正在加速進行，由此產生了對筆記本電腦在網(wǎng)絡存取技術方面所需外圍設備的需求。工程師們紛紛把目光投向個人計算機存儲卡國際協(xié)會(PCMCIA)定義的總線，普遍將其作為實現(xiàn)GSM調制解調器設計的一種解決方案。

　　研究表明，GSM傳輸由需要高強電流的相對短脈沖構成。 用于該應用程序的發(fā)送器工作電壓為3.0V，其峰值電流為2A。 然而，PCMCIA總線規(guī)格使得最大可用電流僅為1.0A， 該規(guī)格顯然無法滿足需求。 因此，設計人員不得不考慮使用大容量電容(1000mF 至5500mF)，以便在傳輸期間維持電壓并提供所需電流。

　　PCMCIA調制解調器設計人員可用的電容器解決方案一直以來僅限于電化學雙層電容器(EDLC)技術，該技術可保障極高電容量。 本文將指出，在時間與溫度方面伴有不穩(wěn)定性的高等效串聯(lián)電阻(ESR)將對脈沖應用造成嚴重限制。 因此，EDLC并非最有效的解決方案。 要達到最佳性能，設計人員須考慮使用高電容-電壓(CV)、高效容量及低ESR的鉭電容器。 因其電容量僅在680mF以內(明顯不足)，業(yè)界一直未考慮使用此類器件。 但超高電容量鉭電容器的發(fā)展為調制解調器設計人員提供了新的良機。以表面貼裝封裝的此類電容器電容量值高達3300mF，從而為此棘手問題提供了解決方案。

　　為方便說明問題，我們的討論將主要圍繞使用PCMCIA總線的GSM調制解調器而展開，然后對此類概念在脈沖功率應用(使用其他功率限制型總線結構，如USB總線等)中的應用方式進行說明。

　　問題總結

　　如圖1所示，GSM信號以216Hz(4.62 ms PRI)的速率在載體中傳輸，并采用一次性劃分(包括產生577ms 脈寬的1/8周期)。 這要求電容器使用剩余的7/8周期進行再充電。 以此為例，假設功率放大器要求的電流為2A。最壞的可能性是，傳輸期間所需功率完全由電容器提供，因此而忽略了PCMCIA總線可提供的電流。

　　在具備由PCMCIA總線提供的3.3V工作電壓及諸多功率放大器所需3V最低輸入電壓的情況下，允許產生0.3V的最大電壓降。 表1總結了設計制約條件，而圖2則對簡化電路圖進行了說明。

　　電路中的電壓降包括兩部分：與電容器內部阻抗(近ESR)相關聯(lián)的電阻壓降及脈沖結束時的電容器電壓降。  因此，總電壓降計算公式如下：

　　V = IR + I(t/C)

　　其中：V=電壓降(V)；I=電流(A)；R=電容器內部阻抗—ESR(Ohm)；t=脈寬(s)；C=電容(F)。

　　備選設計方案

　　可用備選設計方案見表2內數(shù)據(jù)。針對該設計問題，我們應對四種潛在解決方案進行論述。其中兩種用于展示鉭解決方案對該設計的影響，另外兩種將著重闡述利用EDLC技術的結果。解決方案1允許使用三個鉭電容器，提供總量為6.6mF的電容；而解決方案2則使用兩個鉭電容器，組合總電容為4.4mF。除總電容量之外，這兩種解決方案在ESR方面也有所差異。

　　同樣，在探索使用EDLC技術時，我們也應考慮兩種解決方案。解決方案3為EDLC，提供22mF的額定電容。解決方案4較解決方案3而言提供更大的電容及更低的ESR。

　　鑒于EDLC的內部組成，與使用傳統(tǒng)電介質的電容器相比，器件以較慢速度對電場做出響應。 因此，可用(或有效)電容為圖3所示脈寬的強大功能。若為GSM傳輸中使用的脈寬(577ms)，現(xiàn)今市場所售EDLC的有效電容為額定電容值的3% - 48%。 以此為例，我們對EDLC技術的有效電容的發(fā)展趨勢將有最樂觀的預計。

　　方案1

　　設計三個并聯(lián)鉭電容器可提供的總電容為6.6mF。 圖4就等效電路進行演示，展示了電容及器件的內部阻抗。 鑒于器件為并聯(lián)方式，總電容計算公式如下：

　　CT=C1+C2+C3=6.6mF

　　有效內部ESR總值計算公式如下：

　　RT=1/(1/R1+1/R2+1/R3)

　　若R1=R2=R3，等式簡化為：

　　RT=R/3

　　因此，有效ESR = 35 m?3 = 12 m?得出：

　　V=(2A×0.012?+(2A×[0.000557s/0.0066F])

　　V=0.02V+0.17V

　　V=0.20V

　　從上述計算公式可以看出，鉭電容器的低內部阻抗導致最小內部IR損耗。 得出的0.2V總電壓降在設計制約因素以內(允許最大值為0.3V)。

　　方案2

　　如解決方案1所示，解決方案2的有效ESR計算公式如下：

　　ESR=35m?2=18m?得出：

　　V=0.04V+0.26V

　　V=0.30V

　　雖然在設計制約條件以內，但0.3V的電壓降不會在設計中保留余地。

　　方案3

　　檢查EDLC后可以發(fā)現(xiàn)：

　　V=0.40V+0.10V

　　V=0.50V

　　高ESR成為造成總電壓降的主要因素，得出的0.50V總電壓降超出電路設計允許范圍。

　　方案4

　　最后，檢查高電容/低ESR EDLC解決方案：

　　V=0.30V+0.07V

　　V=0.37V

　　低ESR可能會對計算的電壓降產生有利影響。 不過，電容的增加對整體性能幾乎沒有影響。 雖然低于解決方案3所示值，本方案中的總電壓降仍然超出設計制約條件。該解決方案的另一弊端在于設備的尺寸。4.8mm的高度對于PCMCIA卡標準之形狀因數(shù)以內的使用并不十分理想。

　　為克服與ESR相關聯(lián)的過剩電壓降，采用EDLC技術的設計人員須考慮使用其他電路(如DC-DC引導轉換器)。該設計方案在耗盡寶貴插板空間的同時，還將產生額外電路成本。

　　如前所述，電路對ESR的依賴是設計中需要考慮的重要因素之一。 各解決方案中所述計算方式基于指定為25 ℃的初始ESR。 必須考慮對ESR對電路的造成的影響進行更為深入徹底的分析：

　　·ESR在溫度方面的穩(wěn)定性，及最終產品壽命老化引起的ESR可變性。 

　　通過對現(xiàn)有技術的調查發(fā)現(xiàn)，EDLC中的ESR在其指定工作溫度下與鉭(其ESR在相同溫度范圍內保持在指定水平)相比差異可達400%。設計人員還須考慮到如下事實：在部件使用壽命內，EDLC ESR將隨著老化情況而增加。 

　　表3就鉭ESR性能與EDLC技術進行了對比。就鉭而言，ESR在溫度及時間方面均比較穩(wěn)定，在全工作溫度或壽命試驗中不發(fā)生規(guī)格變化。對于筆記本電腦內即定的PCMCIA卡工作環(huán)境而言，ESR保持85 ℃的穩(wěn)定性是非常理想的情況。

　　對比而言，EDLC技術中的ESR差異在脈沖應用中則較為麻煩。 如上述電路分析所示，與EDLC中的ESR相關聯(lián)的電阻降壓已是總體電壓降的主導因素。鑒于 ESR 的高可變性，難以在各種條件下以足夠的裕度設計電路。

　　結語

　　對脈沖功率應用中大容量電容的需要而言，設計人員須意識到：ESR是關鍵因素。 超高電容(甚至過剩電容)無法克服與高ESR解決方案相關聯(lián)的效率損耗。用額外電路克服此類損耗(如引入轉換器的使用)不僅成本高，也占用寶貴的插板空間，從而加大設計的工作量。另外，選擇充足電容量的解決方案(配合低ESR)將會創(chuàng)造更高效率及成本有效性。