引言

　　DDR3 SDRAM存儲器體系結構提高了帶寬，總線速率達到了600 Mbps至1.6 Gbps (300至800 MHz)，它采用1.5V工作，降低了功耗，90-nm工藝密度提高到2 Gbits。這一體系結構的確速率更快，容量更大，單位比特的功耗更低，但是怎樣才能實現(xiàn)DDR3 SDRAM DIMM和FPGA的接口呢?調平技術是關鍵。如果FPGA I/O結構中沒有直接內置調平功能，和DDR3 SDRAM DIMM的接口會非常復雜，成本也高，需要采用大量的外部元件。那么，什么是調平技術，這一技術為什么非常重要?

　　為提高信號完整性，實現(xiàn)更好的性能，JEDEC針對時鐘和命令/數(shù)據(jù)總線定義了飛越(fly-by)匹配。飛越拓撲降低了同時開關噪聲(SSN)，但是當時鐘和地址/命令通過DIMM時，每一DRAM上會出現(xiàn)時鐘和數(shù)據(jù)/選通飛行時間(flight-time)斜移，如圖1所示。

圖1. DDR3 SDRAM DIMM：飛行時間斜移降低了SSN，
必須通過控制器調整數(shù)據(jù)，調整范圍為2個時鐘周期。

　　飛行時間斜移會高達0.8 tCK，增大到足以無法確定數(shù)據(jù)會對應兩個時鐘周期中的哪一個。因此，JEDEC針對DDR3存儲器定義了“調平”功能，讓控制器調整每個字節(jié)通道的時序，補償這種斜移。

　　 最新的FPGA具有很多特性以實現(xiàn)多種應用中雙倍數(shù)據(jù)速率SDRAM存儲器的接口，例如桌面計算機、服務器、存儲器、LCD顯示器、網(wǎng)絡和通信設備等。然而，如果要使用最新的DRAM技術——DDR3 SDRAM，則需要可靠的調平方案。

　　 FPGA I/O結構

　　FPGA，例如最近發(fā)布的Altera®Stratix®III器件系列，具有高速I/O，能夠靈活地支持現(xiàn)有以及新興的外部存儲器標準。

　　 讀調平

　　在讀操作期間，存儲器控制器側必須補償由飛越存儲器拓撲引入的延時，這種延時對讀周期會有影響。在數(shù)據(jù)通路上，調平不僅僅是處理I/O延時。還需要1T和下降沿寄存器來調平或者對齊所有的數(shù)據(jù)。每一DQS需要單獨的重新同步時鐘位置相移(PVT補償)。圖2所示為同一讀命令從DIMM返回的兩個DQS組。

圖2. Stratix III I/O單元中的1T、下降沿和調平寄存器

　　開始時，每一DQS相移90度，采集組中相關的DQ數(shù)據(jù)。然后，采用自由運行的重新同步時鐘(與DQS相同的頻率和相位)，將數(shù)據(jù)從采集域移到調平電路中——圖2中以粉色和桔色鏈路表示。在這一階段，每一DQS組都有獨立的重新同步時鐘。

　　下一步，DQ數(shù)據(jù)被傳送至1T寄存器。在圖2所示的例子中，上層通道需要1T寄存器來延時某一DQS組中的DQ數(shù)據(jù)位。請注意，在這個例子中，下層通道并不需要1T寄存器。這一過程開始對齊上層通道和下層通道。在免費的PHY IP內核校準方案中，會自動確定某些通道是否需要1T寄存器。

　　然后將兩個DQS組傳送至下降沿寄存器。如果需要，自動校準過程啟動時接入或者斷開可選寄存器。最后一步是將上層和下層通道對齊同一重新同步時鐘，建立源同步接口，將完全對齊，即調平后的單倍數(shù)據(jù)速率(SDR)數(shù)據(jù)傳送給FPGA架構。

　　寫調平

　　和讀調平相似，但過程相反，在單獨的時間啟動DQS組，對齊到達DIMM器件的時鐘，必須達到tDQSS參數(shù)的+/- 0.25 tCK。

　　其他FPGA I/O創(chuàng)新

　　高端FPGA有很多創(chuàng)新的I/O特性，實現(xiàn)多種存儲器簡單可靠的接口，例如動態(tài)片內匹配(OCT)、可變I/O延時以及半數(shù)據(jù)速率(HDR)等，如圖3所示。本文在下面列出這些特性(從左到右)，對每一特性進行詳細介紹。

圖3. 適用于DDR3 SDRAM存儲器接口的I/O特性

　　動態(tài)OCT

　　并行和串行OCT為讀寫總線提供合適的線路終端和阻抗匹配。這樣，F(xiàn)PGA不需要外部電阻，節(jié)省了外部元件成本，減小了電路板面積，降低了走線復雜度。由于并行匹配有效地減少了寫操作電流，因此，大大降低了功耗。圖4所示為讀寫操作的終端匹配。

圖4. 動態(tài)OCT – 讀寫操作

　　可變延時，實現(xiàn)DQ去斜移

　　在走線長度失配和電去斜移上采用可變輸入和輸出延時(圖5所示)。精細的輸入和輸出延時分辨率(即，50微微秒(ps)步長)可實現(xiàn)更精確的內部DQS去斜移(和調平功能分開)，這一斜移是由電路板長度失配或者FPGA和存儲器I/O緩沖變化引起的，如表1所示。最終，這提高了每一DQS組的采集余量。

圖5. I/O單元中的靜態(tài)和動態(tài)延時

表1. FPGA I/O延時