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實驗17：分頻器
- 實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握分頻器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實驗任務(wù)設(shè)計一個任意整數(shù)分頻器。實驗原理時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設(shè)計，但是通過語言設(shè)計進行時鐘分頻是最基本的訓(xùn)練，在對時鐘要求不高的設(shè)計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻
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實驗16：扭環(huán)形計數(shù)器
- 實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握扭環(huán)形計數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實驗任務(wù)設(shè)計一個右移扭環(huán)形計數(shù)器。實驗原理將移位寄存器的輸出非q0連接到觸發(fā)器q3的輸入，這樣就構(gòu)成了一個扭環(huán)形計數(shù)器。初始化復(fù)位時，給q0一個初值0000，則在循環(huán)過程中依次為：000010001100111011110111001100010000。Verilog HDL建模描述用行為級描述右移扭環(huán)形計數(shù)器程序清單tw
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實驗15：環(huán)形計數(shù)器
- 實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握環(huán)形計數(shù)器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實驗任務(wù)設(shè)計一個4位右循環(huán)一個1的環(huán)形計數(shù)器。實驗原理將移位寄存器的輸出q0連接到觸發(fā)器q3的輸入，并且在這4個觸發(fā)器中只有一個輸出為1，另外3個為0，這樣就構(gòu)成了一個環(huán)形計數(shù)器。初始化復(fù)位時，給q0一個置位信號，則唯一的1將在環(huán)形計數(shù)器中循環(huán)移位，每4個時鐘同期輸出一個高電平脈沖。Verilog HDL建模描述用行為級描述
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實驗14：移位寄存器
- 實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握移位寄存器原理；（3）學(xué)習(xí)用Verilog HDL行為級描述時序邏輯電路。實驗任務(wù)本實驗的任務(wù)是設(shè)計一個7位右移并行輸入、串行輸出的移位寄存器。實驗原理如果將多個觸發(fā)器級聯(lián)就構(gòu)成一個多位的移位寄存器，如下圖所示，是以4位移位寄存器為例的邏輯電路圖，其中的LD/SHIFT是一個置數(shù)/移位控制信號。當LD/SHIFT為1時，在CP作用下，從輸入端A、B、C、D并行接收數(shù)據(jù)；當LD/SHIFT為0時，在
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實驗13：JK觸發(fā)器
- 實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握JK觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為機描述方法描述JK觸發(fā)器電路。實驗任務(wù)本實驗的任務(wù)是設(shè)計一個JK觸發(fā)器實驗原理帶使能端RS鎖存器的輸入端R=S=1時，鎖存器的次態(tài)不確定，這一因素限制了其應(yīng)用。為了解決這個問題，根據(jù)雙穩(wěn)態(tài)元件兩個輸出端互補的特點，用Q和非Q反饋控制輸入信號，并用J代替S,用K代替R,構(gòu)成了J-K鎖存器。Verilog HDL建模描述用行為級描述實現(xiàn)的帶異步
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實驗12：邊沿觸發(fā)的D觸發(fā)器
- 實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握D觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為機描述方法描述D觸發(fā)器電路。實驗任務(wù)本實驗的任務(wù)是描述一個帶有邊沿觸發(fā)的同步D觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時鐘信號clk，撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號d，觸發(fā)器的輸出信號q和~q，用來分別驅(qū)動開發(fā)板上的LED，在clk上升沿的驅(qū)動下，當撥碼開關(guān)狀態(tài)變化時LED狀態(tài)發(fā)生相應(yīng)變化。實驗原理從D觸發(fā)器的特
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實驗11：RS觸發(fā)器
- 實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握RS觸發(fā)器原理；（3）學(xué)習(xí)用Verilog HDL語言行為級描述方法描述RS觸發(fā)器電路。實驗任務(wù)本實驗的任務(wù)是描述一個RS觸發(fā)器電路，并通過STEP FPGA開發(fā)板的12MHz晶振作為觸發(fā)器時鐘信號clk，撥碼開關(guān)的狀態(tài)作為觸發(fā)器輸入信號S,R，觸發(fā)器的輸出信號Q和非Q，用來分別驅(qū)動開發(fā)板上的LED，在clk上升沿的驅(qū)動下，當撥碼開關(guān)狀態(tài)變化時LED狀態(tài)發(fā)生相應(yīng)變化。實驗原理基本RS觸發(fā)器可以由兩
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實驗10：七段數(shù)碼管
- 1. 實驗?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗理解和掌握數(shù)碼管驅(qū)動；（3）學(xué)習(xí)用Verilog HDL描述數(shù)碼管驅(qū)動電路。2. 實驗任務(wù)在數(shù)碼管上顯示數(shù)字。3. 實驗原理數(shù)碼管是工程設(shè)計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖
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安森美半導(dǎo)體NCP1568D Active Clamp IC+NCP51530+NCP4308+FUSB3307應(yīng)用于45W PoE to USB PD 電源
- 本方案介紹了用于乙太網(wǎng)供電到USB-PD應(yīng)用的45 W通用輸入5 V，9 V，15 V和20 V輸出評估板，特色是使用安森美半導(dǎo)體的NCP1568D PWM控制器的主動箝位返馳式拓撲，搭配NCP51530半橋驅(qū)動器及NCP4308同步整流控制器與FUSB3307 USB-PD控制器，實現(xiàn)經(jīng)由PoE兼容的DC/DC輸入電壓（37V–57V）搭配NCP1568D與FUSB3307元件輸出標準的USB-PD輸出規(guī)格，可應(yīng)用在廣泛的USB-PD裝置的充電需求上。該方案將NCP1568和NCP51530用于主動箝位
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傳三星Galaxy Watch Active 2將搭載可觸控表圈
- 這段時間有爆料稱三星將會在8月7日的Galaxy新品發(fā)布會上同時推出新一代Galaxy Watch Active設(shè)備。近日，外媒最新消息顯示三星將會為Galaxy Watch Active 2代配備一個可觸控的表圈。三星 Galaxy Watch2產(chǎn)品綜述|圖片(1)|參數(shù)|報價|點評網(wǎng)曝三星Galaxy Watch?Active 2將支持表圈觸控據(jù)外媒報道，用戶通過這種可觸控的表圈可以便捷的對設(shè)備的進行放大、縮小，控制音量，上下瀏覽頁面以及點擊確認等操作，可以補足一些因設(shè)備屏幕尺寸過小而造成的
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Qorvo? 即將收購 Active-Semi International
- 此次收購將會增加面向互補性高增長應(yīng)用的高度差異化模擬/混合信號功率解決方案 為 5G、工業(yè)、數(shù)據(jù)中心、汽車和智能家居業(yè)務(wù)增長創(chuàng)造新機會 使 QORVO 的潛在市場規(guī)模擴大 30 億美元以上 預(yù)計在收購后第一年實現(xiàn)根據(jù)非公認會計準則計算的毛利率和每股盈利增加
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HDL仿真器基于事件的仿真算法
- 目前，HDL仿真器主要有三種實現(xiàn)算法(機制)：基于時間的算法(Time-Based)、基于事件的算法(Event-Based，EBS)和基于周期的算法(Cycle-Based，CBS) 基于時間的算法適合處理連續(xù)的時間及變量，其會在每一個時間點對所有的電路元件進行計算。但是，在大部分情況下，每一個時間點只有約2%~10%的電路處于活動(運行)狀態(tài)，所以該算法效率非常低?！ 』谑录乃惴ㄟm合處理離散的時間、狀態(tài)和變量。該算法只有在電路狀態(tài)發(fā)生變化時才進行處理，只仿真那些可能引起電路狀態(tài)改變的元件。仿
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哈夫曼編碼的HDL實現(xiàn)
- Huffman編碼是一種可變字長的無損壓縮編碼。根據(jù)字符出現(xiàn)的概率得到的可變字長編碼表是Huffman編碼的核心。概率低的字符使用較短的編碼，概率高的字符使用的長的編碼?！ uffman編碼的具體方法是將序列中的信源符號先按出現(xiàn)的頻次排序，把兩個最小的頻次相加，作為新的頻次和剩余的頻次重新排序，再把最小的兩個頻次相加，再重新排序，直到最后變成序列的總長度。每次挑出的最小兩個頻次所對應(yīng)的信源符號或信源符號集構(gòu)成二叉樹的左右兩支，對這左右兩支賦予“0”和“1”的權(quán)重。符號的編碼從樹的根部開始一直到達符號
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