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          新手福音：概述學(xué)習(xí)FPGA的一些常見誤區(qū)
          
                                                            
            
                    	
          • 新手福音：概述學(xué)習(xí)FPGA的一些常見誤區(qū)-很多剛開始學(xué)習(xí)FPGA的朋友們經(jīng)常會(huì)遇上一些誤區(qū)而無從解決，F(xiàn)PGA為什么是可以編程的？通過HDL語言怎么看都看不出硬件結(jié)構(gòu)？...本文就這個(gè)方面進(jìn)行解析。
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          • 關(guān)鍵字：
                        可編程邏輯器件  FPGA  HDL  FPGA教程                          
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          把HDL模塊用NGC格式加密并在其他項(xiàng)目中調(diào)用
          
                                                            
            
                    	
          • 把HDL模塊用NGC格式加密并在其他項(xiàng)目中調(diào)用-前面創(chuàng)新網(wǎng)網(wǎng)友Ricky Su發(fā)了篇博文《 說說FPGA中的黑盒子（BlackBox）》，學(xué)習(xí)了感覺很好用，最近在網(wǎng)上又找到一篇講該方面內(nèi)容的文章，感覺寫的很好轉(zhuǎn)發(fā)來與大家共享，文章如下
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          • 關(guān)鍵字：
                        NGC  HDL                          
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          Verilog HDL簡(jiǎn)明教程(2)
          
                                                            
            
                    	
          • Verilog HDL簡(jiǎn)明教程(2)-模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。
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          • 關(guān)鍵字：
                        Verilog  HDL                          
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          Verilog HDL 設(shè)計(jì)模擬
          
                                                            
            
                    	
          • Verilog HDL 不僅提供描述設(shè)計(jì)的能力，而且提供對(duì)激勵(lì)、控制、存儲(chǔ)響應(yīng)和設(shè)計(jì)驗(yàn)證的建模能力。激勵(lì)和控制可用初始化語句產(chǎn)生。驗(yàn)證運(yùn)行過程中的響應(yīng)可以作為 “ 變化時(shí)保存 ” 或作為選通的數(shù)據(jù)存儲(chǔ)。最后，設(shè)計(jì)驗(yàn)證可以通過在初始化語句中寫入相應(yīng)的語句自動(dòng)與期望的響應(yīng)值比較完成。
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          • 關(guān)鍵字：
                        Verilog  HDL  設(shè)計(jì)模擬                          
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          用硬件描述語言設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)
          
                                                            
            
                    	
          • 以前的數(shù)字邏輯電路及系統(tǒng)的規(guī)模的比較小而且簡(jiǎn)單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線，需要熟悉器件的內(nèi)部結(jié)構(gòu)和外部引線特點(diǎn)，才能達(dá)到設(shè)計(jì)要求，這個(gè)工作量和設(shè)計(jì)周期都不是我們能想象的?，F(xiàn)在設(shè)計(jì)要求的時(shí)間和周期都很短，用原理圖這個(gè)方法顯然就不符合實(shí)際了。
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          • 關(guān)鍵字：
                        Verilog  HDL  虛擬接口聯(lián)盟                          
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          HDL語言種類
          
                                                            
            
                    	
          • HDL 語言在國(guó)外有上百種。高等學(xué)校、科研單位、 EDA 公司都有自己的 HDL 語言?，F(xiàn)選擇較有影響的作簡(jiǎn)要介紹。
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          • 關(guān)鍵字：
                        HDL  VHDL  種類                          
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          Verilog HDL和VHDL的比較
          
                                                            
            
                    	
          • 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個(gè)是因?yàn)?VHDL 是美國(guó)軍方組織開發(fā)的，而 Verilog 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強(qiáng)的生命力。
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          • 關(guān)鍵字：
                        Verilog  VHDL  HDL                          
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          CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用
          
                                                            
            
                    	
          • 1 引言近年來，由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
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          • 關(guān)鍵字：
                        Verilog  CPLD  FPGA  HDL  漢明碼                          
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          FPGA協(xié)處理器實(shí)現(xiàn)代碼加速的設(shè)計(jì)
          
                                                            
            
                    	
          • 本文主要研究了代碼加速和代碼轉(zhuǎn)換到硬件協(xié)處理器的方法。我們還分析了通過一個(gè)涉及到基于輔助處理器單元(APU)的實(shí)際圖像顯示案例的基準(zhǔn)數(shù)據(jù)均衡決策的過程。該設(shè)計(jì)使用了在一個(gè)平臺(tái)FPGA中實(shí)現(xiàn)的一個(gè)嵌入式PowerPC。
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          • 關(guān)鍵字：
                        協(xié)處理器  代碼加速  HDL                          
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          基于FPGA的自適應(yīng)均衡器的研究與設(shè)計(jì)
          
                                                            
            
                    	
          • 摘要：近年來，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn)，本文闡述了自適應(yīng)均衡器的原理并對(duì)其進(jìn)行改進(jìn)。最
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          • 關(guān)鍵字：
                        自適應(yīng)均衡器  寬帶數(shù)字接收機(jī)  FPGA  Verilog HDL                          
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          Verilog HDL設(shè)計(jì)進(jìn)階：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格
          
                                                            
            
                    	
          • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL  和VHDL的語法只是它們各自語言的一個(gè)子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國(guó)際標(biāo)準(zhǔn)目前尚未最后形
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          • 關(guān)鍵字：
                        Verilog  HDL  進(jìn)階  代碼                            
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          Verilog HDL硬件描述語言：task和function說明語句的區(qū)別
          
                                                            
            
                    	
          • task和function說明語句的區(qū)別task和function說明語句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函
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          • 關(guān)鍵字：
                        function  Verilog  task  HDL                            
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          基于FPGA的高速長(zhǎng)線陣CCD驅(qū)動(dòng)電路
          
                                                            
            
                    	
          •  高速長(zhǎng)線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢(shì)，廣泛應(yīng)用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅(qū)動(dòng)電路設(shè)計(jì)是CCD正常工作的關(guān)鍵問題之一，CCD驅(qū)動(dòng)信號(hào)時(shí)序是一組相位要求嚴(yán)格的脈沖信號(hào)，只有時(shí)序信
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          • 關(guān)鍵字：
                        CCD  線陣  FPGA  verilog HDL                          
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          基于Verilog HDL的SVPWM算法的設(shè)計(jì)與仿真
          
                                                            
            
                    	
          • 摘要：空間矢量脈寬調(diào)制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應(yīng)用于三相電力系統(tǒng)中?；谟布腇PGA/CPLD芯片能滿足該算法對(duì)處理速度、實(shí)時(shí)性、可靠性較高的要求，本文利用Verilog  HDL實(shí)現(xiàn)空間矢量脈寬調(diào)制算
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          • 關(guān)鍵字：
                        同步電動(dòng)機(jī)  電壓型逆變器  Verilog HDL                          
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          一種高效網(wǎng)絡(luò)接口的設(shè)計(jì)
          
                                                            
            
                    	
          • 為了得到比傳統(tǒng)片上網(wǎng)絡(luò)的網(wǎng)絡(luò)資源接口(NI)更高的數(shù)據(jù)傳輸效率和更加穩(wěn)定的數(shù)據(jù)傳輸效果，提出了一種新的高效網(wǎng)絡(luò)接口的設(shè)計(jì)方法，并采用Verilog HDL語言對(duì)相關(guān)模塊進(jìn)行編程，實(shí)現(xiàn)了高效傳輸功能，同時(shí)又滿足核內(nèi)路由的設(shè)計(jì)要求。最終通過仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設(shè)計(jì)要求的仿真結(jié)果。
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          • 關(guān)鍵字：
                        片上網(wǎng)絡(luò)  網(wǎng)絡(luò)資源接口  核內(nèi)路由  Verilog HDL                          
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