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          基于CPLD的LCD1602顯示系統(tǒng)設(shè)計與實現(xiàn)
          
                                                            
            
                    	
          • 摘要：為了提高LCD1602顯示效果，增強抗擾能力，文章基于TOP2812開發(fā)板，依據(jù)LCD1602操作時序要求，在開發(fā)板CPLD部分實現(xiàn)了LCD1602顯示系統(tǒng)的設(shè)計。文中對
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          • 關(guān)鍵字：
                        LCD1602  顯示系統(tǒng)  時序  Vetilog HDL                          
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          混合同余法產(chǎn)生隨機噪聲的FPGA實現(xiàn)
          
                                                            
            
                    	
          • 混合同余法產(chǎn)生隨機噪聲的FPGA實現(xiàn),摘要：隨著電子對抗技術(shù)的快速發(fā)展，在有源式干擾機中需要用到數(shù)字高斯白噪聲。通過對混合同余法產(chǎn)生隨機序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
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          • 關(guān)鍵字：
                        高斯白噪聲  混合同余法  FPGA  Verilog HDL                          
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          基于ModelSim的使用說明、技術(shù)文獻、應(yīng)用實例匯總
          
                                                            
            
                    	
          • 　　Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC設(shè)計的首選仿真軟件。
　　淺析基于Modelsim FLI接口的協(xié)同仿真
　　介紹了如何利用modelsim提供的FLI(Foreign Langu
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          • 關(guān)鍵字：
                        HDL  ASIC                          
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          基于CMOS或CCD圖像傳感器的經(jīng)典設(shè)計及技術(shù)文獻匯總
          
                                                            
            
                    	
          • 　　圖像傳感器，或稱感光元件，是一種將光學(xué)圖像轉(zhuǎn)換成電子信號的設(shè)備，它被廣泛地應(yīng)用在數(shù)碼相機和其他電子光學(xué)設(shè)備中。早期的圖像傳感器采用模擬信號，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補式金屬氧化物半導(dǎo)體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應(yīng)用及技術(shù)文獻，供大家參考。
　　基于USB傳輸及CMOS圖像傳感器的指紋識別儀的實
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          • 關(guān)鍵字：
                        Verilog HDL  QuartusⅡ  VHDL                          
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          基于Verilog HDL的SPWM全數(shù)字算法的FPGA實現(xiàn)
          
                                                            
                                        
            
                    	
          • 　　隨著信號處理技術(shù)及集成電路制造工藝的不斷發(fā)展，全數(shù)字化SPWM(正弦脈寬調(diào)制)算法在調(diào)速領(lǐng)域越來越受到青睞。實現(xiàn)SPWM控制算法的方法很多，其中模擬比較法因電路復(fù)雜、且不易與數(shù)字系統(tǒng)連接而很少采用;傳統(tǒng)的微處理器因不能滿足電機控制所要求的較高采樣頻率(≥1 kHz)而逐漸被高性能的DSP硬件系統(tǒng)所取代，但該系統(tǒng)成本高、設(shè)計復(fù)雜。與傳統(tǒng)方法相比，在現(xiàn)場可編程邏輯器件FPGA上產(chǎn)生一種新的SPWM控制算法，具有成本低、研發(fā)周期短、執(zhí)行速度高、可擴展能力強等優(yōu)點。該技術(shù)進一步推動了變頻調(diào)速技術(shù)的發(fā)展。
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          • 關(guān)鍵字：
                        Verilog HDL  SPWM  FPGA                          
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          FPGA開發(fā)基本流程及注意事項
          
                                                            
            
                    	
          • 本文是根據(jù)FPGA技術(shù)牛人歷年來的經(jīng)驗所總結(jié)出來的關(guān)于FPGA開發(fā)基本流程及注意事項基本介紹，希望給初學(xué)者丁點幫助。眾所周知，F(xiàn)PGA是可編程芯片，因此FPGA的設(shè)計方法包括硬件設(shè)計和軟件設(shè)計兩部分。硬件包括FPGA芯片電路、 存儲器、輸入輸出接口電路以及其他設(shè)備，軟件即是相應(yīng)的HDL程序以及嵌入式C程序。
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          • 關(guān)鍵字：
                        FPGA  嵌入式  SOC  HDL                          
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          Verilog HDL設(shè)計進階：有限狀態(tài)機的設(shè)計原理及其代
          
                                                            
            
                    	
          • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風格的Verilog HDL  和VHDL的語法只是它們各自語言的一個子集。又由于HDL的可綜合性研究近年來非常活躍，可綜合子集的國際標準目前尚未最后形
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          • 關(guān)鍵字：
                        Verilog  HDL  進階  代碼                            
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          Verilog HDL高級語法結(jié)構(gòu)―函數(shù)（function）
          
                                                            
            
                    	
          • 函數(shù)的目的是返回一個用于表達式的值。
            1．函數(shù)定義語法function 返回值的類型或范圍> (函數(shù)名);
            端口說明語句>
            變量類型說明語句> begin
            語句>
            ...
            end
            endfunction 請注
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          • 關(guān)鍵字：
                        function  Verilog  HDL  函數(shù)                            
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          Verilog HDL高級語法結(jié)構(gòu)―任務(wù)（TASK）
          
                                                            
            
                    	
          • 如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語句啟動任務(wù)。任務(wù)完成以后控制就傳回啟動過程。如任務(wù)內(nèi)部有定時控制，則啟動的時間可以與控制返回的時間不同。任務(wù)可以啟動其他的任務(wù)，其他
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          • 關(guān)鍵字：
                        Verilog  TASK  HDL                            
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          Verilog HDL硬件描述語言：task和function說明語句
          
                                                            
            
                    	
          • task和function說明語句的區(qū)別task和function說明語句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號的值可以傳入或傳出任務(wù)和函
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          • 關(guān)鍵字：
                        function  Verilog  task  HDL                            
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          verilog HDL基礎(chǔ)教程之：實例3 數(shù)字跑表
          
                                                            
            
                    	
          • 實例的內(nèi)容及目標1.實例的主要內(nèi)容本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百分之一秒的計時。數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來
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          • 關(guān)鍵字：
                        verilog  HDL  基礎(chǔ)教程  實例                            
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          Verilog HDL基礎(chǔ)教程之：時序邏輯電路
          
                                                            
            
                    	
          • 在Verilog HDL語言中，時序邏輯電路使用always語句塊來實現(xiàn)。例如，實現(xiàn)一個帶有異步復(fù)位信號的D觸發(fā)器如下。例1：帶異步復(fù)位的D觸發(fā)器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rs
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  時序邏輯電路                            
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          Verilog HDL語言學(xué)前必知的基礎(chǔ)
          
                                                            
            
                    	
          • Verilog HDL的歷史和進展 1.什么是Verilog HDLVerilog  HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。它允許設(shè)計者用它來進行各種級別的邏輯設(shè)計，可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是
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                        Verilog  HDL  基礎(chǔ)                            
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          Verilog HDL基礎(chǔ)教程之：賦值語句和塊語句
          
                                                            
            
                    	
          • 非阻塞賦值和阻塞賦值在Verilog HDL語言中，信號有兩種賦值方式：非阻塞(Non_Blocking)賦值方式和阻塞(Blocking)賦值方式。(1)非阻塞賦值方式。典型語句：b = a;① 塊結(jié)束后才完成賦值操作。② b的值并不是立刻就改
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          Verilog HDL基礎(chǔ)教程之：數(shù)據(jù)類型和運算符
          
                                                            
            
                    	
          • 常用數(shù)據(jù)類型Verilog  HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲存和傳送元素的。在本書中，我們先只介紹4個最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。其他
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                        Verilog  HDL  基礎(chǔ)教程  數(shù)據(jù)類型                            
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