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          Verilog HDL基礎(chǔ)教程之：實例5 交通燈控制器
          
                                                            
            
                    	
          • 實例的內(nèi)容及目標 1.實例的主要訓(xùn)練內(nèi)容本實例通過Verilog HDL語言設(shè)計一個簡易的交通等控制器，實現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。2.實例目標通過本實例，讀者應(yīng)達到下面的目標。掌握
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  實例                            
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          Verilog HDL基礎(chǔ)j教程之：程序基本結(jié)構(gòu)
          
                                                            
            
                    	
          •  Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog  HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)  程序                            
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          Verilog HDL基礎(chǔ)教程之：實例4 PS/2接口控制
          
                                                            
            
                    	
          •  實例的內(nèi)容及目標1.實例的主要內(nèi)容本實例通過Verilog編程實現(xiàn)在紅色颶風II代Xilinx開發(fā)板上面實現(xiàn)對鍵盤、LCD、RS-232等接口或者器件進行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯示出來，或者通過RS-232在PC機上的超級
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          • 關(guān)鍵字：
                        Verilog  HDL  PS  基礎(chǔ)教程                            
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          Verilog HDL基礎(chǔ)教程之：組合邏輯電路的實現(xiàn)
          
                                                            
            
                    	
          • 數(shù)字邏輯電路分為兩種，分別是組合邏輯與時序邏輯。(1)組合邏輯：輸出只是當前輸入邏輯電平的函數(shù)(有延時)，與電路的原始狀態(tài)無關(guān)的邏輯電路。也就是說，當輸入信號中的任何一個發(fā)生變化時，輸出都有可能會根據(jù)其變化
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  組合邏輯電路                            
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          Verilog HDL與C語言的區(qū)別與聯(lián)系詳解
          
                                                            
            
                    	
          • 數(shù)字電路設(shè)計工程師一般都學(xué)習過編程語言、數(shù)字邏輯基礎(chǔ)、各種EDA軟件工具的使用。就編程語言而言，國內(nèi)外大多數(shù)學(xué)校都以C語言為標準，只有少部分學(xué)校使用Pascal  和Fortran。算法的描述和驗證常用C語言來做。例如要
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          • 關(guān)鍵字：
                        Verilog  HDL  C語言  詳解                            
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          Verilog HDL獨家程序設(shè)計經(jīng)驗分享
          
                                                            
            
                    	
          • 對于Verilog HDL的初學(xué)者，經(jīng)常會對語法中的幾個容易混淆的地方產(chǎn)生困惑。下面列出幾個常見問題和解決它們的小竅門。1.“=”和“=”的區(qū)分方法前面的內(nèi)容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(=
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          • 關(guān)鍵字：
                        Verilog  HDL  家  程序設(shè)計                            
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          Verilog HDL基礎(chǔ)教程之：程序基本結(jié)構(gòu)
          
                                                            
            
                    	
          • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可以
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          • 關(guān)鍵字：
                        Verilog  HDL  基礎(chǔ)教程  程序                            
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          玩轉(zhuǎn)FPGA必備基礎(chǔ)
          
                                                            
            
                    	
          • 通過論壇里如火如荼的FPGA DIY活動就能看出來FPGA必然是現(xiàn)今的技術(shù)熱點之一。無論學(xué)生還是工程師都希望跨進FPGA的大門。網(wǎng)絡(luò)上各種開發(fā)板、培訓(xùn)班更是多如牛毛，仿佛在告訴你不懂FPGA你就OUT啦。那么我們要玩轉(zhuǎn)FPGA必須具備哪些基礎(chǔ)知識呢?下面我們慢慢道來。
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          • 關(guān)鍵字：
                        FPGA  HDL  Altera  Xilinx  DIY                          
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          U盤SoC的設(shè)計與實現(xiàn)
          
                                                            
                                        
            
                    	
          • 設(shè)計和實現(xiàn)了U盤SoC。本系統(tǒng)包括USB CORE和已驗證過的CPU核、Nandflash、UDC_Control等模塊，模塊間通過總線進行通信。其中USB CORE為本文設(shè)計的重點，用Verilog HDL語言實現(xiàn)，同時并為此設(shè)計搭建了功能完備的Modelsim仿真環(huán)境，進行了仿真驗證。
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          • 關(guān)鍵字：
                        U盤  片上系統(tǒng)  USB  Verilog HDL                          
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          電路設(shè)計模塊化與設(shè)計重利用
          
                                                            
            
                    	
          • 摘要：本文主要介紹了在Cadence Board Design System上實現(xiàn)電路設(shè)計模塊化與設(shè)計重利用的設(shè)計方法。
            關(guān)鍵詞：Cadence Concept—HDL；原理圖；子電路；模塊化；層次化

            隨著電路設(shè)計復(fù)雜程度的增加，設(shè)計
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          • 關(guān)鍵字：
                        Cadence Concept&mdash  HDL  原理圖  子電路  模塊化  層次化                          
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          市場嬗變 模擬IC廠商轉(zhuǎn)戰(zhàn)空白點
          
                                                            
            
                    	
          • 　　對于模擬IC玩家而言，如今在市場的“吆喝”只圍繞核心芯片之際，并且利潤只集中在金字塔尖的廠商之中后，尋求新的增長點以及轉(zhuǎn)型升級成為必然的選擇。正如(Active-Semi)技領(lǐng)半導(dǎo)體公司執(zhí)行副總裁王許成所言，IC業(yè)新的商業(yè)模式、新的芯片架構(gòu)很難再出現(xiàn)，單純的產(chǎn)品升級沒有太大出路。只是各家廠商都有自身的基因和利器，如何在固有優(yōu)勢之上進一步將其“發(fā)揚光大”，考驗的是廠商持續(xù)的應(yīng)變力和創(chuàng)新力。
　　節(jié)能市場深具潛力
　　目前綠色節(jié)能應(yīng)用中均依賴于MCU來管
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          • 關(guān)鍵字：
                        Active-Semi  模擬IC  MCU                          
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          8位無符號數(shù)乘法運算HDL設(shè)計實例
          
                                                            
            
                    	
          • 原理分析         加減乘除是運算的基礎(chǔ)，也是我們在小學(xué)課堂里的重點必修課。乘除運算雖然對于我們今天來說還是小菜一碟，讓計算機做起來也是九牛一毛不足掛齒，但是要真探究一下計算機是如何完乘除運算的，可還真有
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          • 關(guān)鍵字：
                        HDL  8位  符號  乘法運算                            
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          Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用
          
                                                            
            
                    	
          • 1 引言近30年來，由于微電子學(xué)和計算機科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計自動化)行業(yè)帶來了巨大的變化。特別是進入20世紀90年代后，電子系統(tǒng)已經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式?？梢哉f
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          • 關(guān)鍵字：
                        Verilog  FPGA  CPLD  HDL                            
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          基于Verilog HDL語言的32X8 FIFO設(shè)計
          
                                                            
            
                    	
          • 摘要:介紹了FIFO的基本概念、設(shè)計方法和步驟,采用了一種新穎的讀、寫地址寄存器和雙體存儲器的交替讀、寫機制,實現(xiàn)了FIFO的基本功能,同時使本32X8 FIFO擁有可同時讀、寫的能力,完全基于Verilog HDL語言實現(xiàn)了電路功能
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          • 關(guān)鍵字：
                        Verilog  32X8  FIFO  HDL                            
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          基于Verilog HDL語言的CAN總線控制器設(shè)計及驗證
          
                                                            
            
                    	
          • 摘要：在此利用VerilogHDL設(shè)計了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄...
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          • 關(guān)鍵字：
                        CAN總線  控制器  FPGA  Verilog  HDL                          
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