fpga+arm 文章進(jìn)入fpga+arm技術(shù)社區(qū)

手把手教你在FPGA實(shí)例上運(yùn)行“Hello World”

　　前言　　在4月19號(hào)的舊金山AWS技術(shù)峰會(huì)上，亞馬遜CTO Werner Vogels宣布了多項(xiàng)AWS新功能，其中就包括眾人期待已久的FPGA實(shí)例F1?！　1 實(shí)例配有最新的 16 nm Xilinx UltraScale Plus FPGA，目前有f1.2xlarge和f1.16xlarge兩種類型，其中f1.2xlarge配備有1個(gè)FPGA卡， f1.16xlarge配備有8個(gè)FPGA卡?！　∈褂?/li>
關(guān)鍵字： FPGA 神經(jīng)網(wǎng)絡(luò)

Xilinx、Arm、Cadence和臺(tái)積公司共同宣布全球首款采用7納米工藝的CCIX測(cè)試芯片

　　賽靈思、Arm、Cadence和臺(tái)積公司今日宣布一項(xiàng)合作，將共同構(gòu)建首款基于臺(tái)積7納米FinFET工藝的支持芯片間緩存一致性(CCIX)的加速器測(cè)試芯片，并計(jì)劃在2018年交付。這一測(cè)試芯片旨在從硅芯片層面證明CCIX能夠支持多核高性能Arm CPU和FPGA加速器實(shí)現(xiàn)一致性互聯(lián)。　　關(guān)于CCIX　　出于功耗及空間方面的考慮，在數(shù)據(jù)中心內(nèi)對(duì)應(yīng)用進(jìn)行加速的需求日益增長(zhǎng)，諸如大數(shù)據(jù)分析、搜索、機(jī)器學(xué)習(xí)、4G/5G無(wú)線、內(nèi)存內(nèi)數(shù)據(jù)處理、視頻分析及網(wǎng)絡(luò)處理等應(yīng)用，都已受益于可在多個(gè)系統(tǒng)部件中無(wú)縫移動(dòng)
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FPGA工程師不得不知的FPGA設(shè)計(jì)經(jīng)驗(yàn)

　　這里談?wù)勔恍┙?jīng)驗(yàn)和大家分享，希望能對(duì)IC設(shè)計(jì)的新手有一定的幫助，能使得他們能少走一些彎路! 　　在IC工業(yè)中有許多不同的領(lǐng)域，IC設(shè)計(jì)者的特征也會(huì)有些不同。在A領(lǐng)域的一個(gè)好的IC設(shè)計(jì)者也許會(huì)花很長(zhǎng)時(shí)間去熟悉B領(lǐng)域的知識(shí)。在我們職業(yè)生涯的開始，我們應(yīng)該問我們自己一些問題，我們想要成為怎樣的IC設(shè)計(jì)者?消費(fèi)?PC外圍?通信?微處理器或DSP?等等。　　IC設(shè)計(jì)的基本規(guī)則和流程是一樣的，無(wú)論啥樣的都會(huì)加到其中。HDL，F(xiàn)PGA和軟件等是幫助我們理解芯片的最好工具。IC的靈魂是知識(shí)。因此我們遇到的第一個(gè)
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基于FPGA的數(shù)字分頻器設(shè)計(jì)

　　1. 概述　　隨著集成電路技術(shù)的快速發(fā)展，半導(dǎo)體存儲(chǔ)、微處理器等相關(guān)技術(shù)的發(fā)展得到了飛速發(fā)展。FPGA以其可靠性強(qiáng)、運(yùn)行快、并行性等特點(diǎn)在電子設(shè)計(jì)中具有廣泛的意義。作為一種可編程邏輯器件，F(xiàn)PGA在短短二十年中從電子設(shè)計(jì)的外圍器件逐漸演變?yōu)閿?shù)字系統(tǒng)的核心。伴隨著半導(dǎo)體工藝技術(shù)的進(jìn)步，F(xiàn)PGA器件的設(shè)計(jì)技術(shù)取得了飛躍發(fā)展及突破。　　分頻器通常用來(lái)對(duì)某個(gè)給定的時(shí)鐘頻率進(jìn)行分頻，以得到所需的時(shí)鐘頻率。在設(shè)計(jì)數(shù)字電路中會(huì)經(jīng)常用到多種不同頻率的時(shí)鐘脈沖，一般采用由一個(gè)固定的晶振時(shí)鐘頻率來(lái)產(chǎn)生所需要的不
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人工智能芯片：發(fā)展史、CPU、FPGA和專用集成電路

人工智能算法的實(shí)現(xiàn)需要強(qiáng)大的計(jì)算能力支撐，特別是深度學(xué)習(xí)算法的大規(guī)模使用，對(duì)計(jì)算能力提出了更高的要求。而從人工智能芯片所處的發(fā)展階段來(lái)看，從結(jié)構(gòu)層面去模仿大腦運(yùn)算雖然是人工智能追求的終極目標(biāo)，但距離現(xiàn)實(shí)應(yīng)用仍然較為遙遠(yuǎn)，功能層面的模仿才是當(dāng)前主流。
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高通ARM服務(wù)器芯片高規(guī)格或有機(jī)會(huì)搶占服務(wù)器市場(chǎng)

　　不少?gòu)S商嘗試以ARM架構(gòu)處理器打入資料中心市場(chǎng)，如果從設(shè)計(jì)能力、財(cái)力和研發(fā)穩(wěn)定度等層面來(lái)看，高通(Qualcomm)或許有機(jī)會(huì)成功，而秘密武器就是日前在HotChips大會(huì)上發(fā)表的Falkor核心。　　根據(jù)TheNextPlatform報(bào)導(dǎo)，代號(hào)為Amberwing的Centriq2400芯片是高通開發(fā)的第五代客制ARM處理器，內(nèi)建符合ARMv8規(guī)格的Falkor核心，也是繼Cavium的ThunderX2芯片之后，另一個(gè)具有市場(chǎng)競(jìng)爭(zhēng)力的ARM服務(wù)器芯片。　　與其他ARM服務(wù)器芯片最大的不同在
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Cadence優(yōu)化全流程數(shù)字與簽核及驗(yàn)證套裝，支持Arm Cortex-A75、Cortex-A55 CPU及Arm Mali-G72 GPU

　　楷登電子(美國(guó)Cadence公司)今日宣布，其全流程數(shù)字簽核工具和Cadence? 驗(yàn)證套裝的優(yōu)化工作已經(jīng)發(fā)布，支持最新Arm? Cortex?-A75和Cortex-A55 CP，基于Arm DynamIQ?技術(shù)的設(shè)計(jì)，及Arm Mali?-G72 GPU，可廣泛用于最新一代的高端移動(dòng)應(yīng)用、機(jī)器學(xué)習(xí)及消費(fèi)電子類芯片。為加速針對(duì)Arm最新處理器的設(shè)計(jì)，Cadence為Cortex-A75和Cortex-A55 CPU量身開發(fā)全新7n
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FPGA滿足多可穿戴設(shè)備高級(jí)并行處理能力需求

現(xiàn)有的可穿戴設(shè)備大部分都是智能手表或健康手環(huán)。這些應(yīng)用本質(zhì)上并不“智能”，而是對(duì)智能手機(jī)的擴(kuò)展，用于輕松訪問副屏和/或進(jìn)行低速和低功耗生理體征測(cè)量，如計(jì)步器和心率測(cè)量等。隨著語(yǔ)音、AR和AI技術(shù)的發(fā)展，我們將會(huì)看到更多更加智能的可穿戴設(shè)備，涵蓋語(yǔ)音控制的智能耳機(jī)到可以進(jìn)行空間、手勢(shì)和目標(biāo)識(shí)別的AR眼鏡。這些全新的應(yīng)用，特別是涉及到空間測(cè)量(例如音頻波束形成或AR手勢(shì)檢測(cè))時(shí)，需要實(shí)時(shí)工作的低功耗傳感器中心來(lái)同時(shí)捕捉和處理來(lái)自傳感器陣列的數(shù)據(jù)。與其他應(yīng)用處理器、MCU和DSP相比，萊迪思FPGA能夠提供靈活
關(guān)鍵字：可穿戴 FPGA 萊迪思

高通ARM服務(wù)器芯片高規(guī)格或有機(jī)會(huì)搶占服務(wù)器市場(chǎng)

　　不少?gòu)S商嘗試以ARM架構(gòu)處理器打入資料中心市場(chǎng)，如果從設(shè)計(jì)能力、財(cái)力和研發(fā)穩(wěn)定度等層面來(lái)看，高通(Qualcomm)或許有機(jī)會(huì)成功，而秘密武器就是日前在Hot Chips大會(huì)上發(fā)表的Falkor核心。　　根據(jù)The Next Platform報(bào)導(dǎo)，代號(hào)為Amberwing的Centriq 2400芯片是高通開發(fā)的第五代客制ARM處理器，內(nèi)建符合ARMv8規(guī)格的Falkor核心，也是繼Cavium的ThunderX2芯片之后，另一個(gè)具有市場(chǎng)競(jìng)爭(zhēng)力的ARM服務(wù)器芯片
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英特爾借由投入FPGA推動(dòng)機(jī)器學(xué)習(xí)與AI

　　自從機(jī)器學(xué)習(xí)(machinelearning;ML)與人工智能(AI)在近期受到歡迎后，包括英特爾(Intel)等科技大廠也積極抓緊機(jī)會(huì)投入開發(fā)相關(guān)領(lǐng)域。該公司高層日前也表示，英特爾正利用現(xiàn)場(chǎng)可編程閘陣列(FPGA)技術(shù)，提供ML或AI的解決方案。據(jù)NewElectronics報(bào)導(dǎo)，為了搶搭ML與AI風(fēng)潮，英特爾透過收購(gòu)與內(nèi)部發(fā)展打造解決方案。英特爾的可編程系統(tǒng)事業(yè)群(ProgrammableSystemsGroup;PSG)前身為Altera，AI產(chǎn)品專家BillJenkins表示，PSG專注在機(jī)器
關(guān)鍵字：英特爾 FPGA

基于FPGA與AD5422的PLC模擬量擴(kuò)展單元的設(shè)計(jì)　

本文設(shè)計(jì)了一種以FPGA為核心，基于AD5422實(shí)現(xiàn)多路高精度輸出的PLC模擬量擴(kuò)展單元模塊。設(shè)計(jì)先對(duì)現(xiàn)有的方案進(jìn)行了分析和討論，之后對(duì)FPGA內(nèi)部相關(guān)處理機(jī)制和實(shí)現(xiàn)方案做了詳盡的論述，經(jīng)過仿真和測(cè)試驗(yàn)證了設(shè)計(jì)的可行性。相比于傳統(tǒng)的模擬量擴(kuò)展單元模塊，本系統(tǒng)具有處理速度快、方便、靈活，電路精簡(jiǎn)，抗干擾能力強(qiáng)等優(yōu)點(diǎn)。
關(guān)鍵字： FPGA AD5422 串行外設(shè)接口 201709

基于FPGA的猝發(fā)式直擴(kuò)載波同步技術(shù)研究與實(shí)現(xiàn)

　　在高動(dòng)態(tài)環(huán)境中，由于載波多普勒頻移和收發(fā)端時(shí)鐘漂移等因素的存在，直擴(kuò)接收機(jī)必須通過載波同步才能在接收端消除頻差并重構(gòu)載波相位，以實(shí)現(xiàn)相干解調(diào)。在傳統(tǒng)的載波同步技術(shù)中，鎖頻環(huán)具有較大的捕獲帶寬但頻率跟蹤精度相對(duì)較低;鎖相環(huán)雖然具有較高的跟蹤精度卻受到捕獲帶寬的限制。在同步時(shí)間要求不高的通信系統(tǒng)中，可以采用鎖頻環(huán)與鎖相環(huán)級(jí)聯(lián)的載波同步方法，使接收機(jī)既能承受環(huán)路帶寬與動(dòng)態(tài)性能之間的折中，又同時(shí)滿足跟蹤精度和一定動(dòng)態(tài)性能。但本文所涉及的短時(shí)猝發(fā)式擴(kuò)頻通信系統(tǒng)要求更大的捕獲帶寬(±30kHz)，且導(dǎo)頻符號(hào)僅為2
關(guān)鍵字： FPGA 載波同步

第二屆全國(guó)大學(xué)生智能互聯(lián)創(chuàng)新大賽在重郵落幕

近日，由教育部高等學(xué)校電子信息類專業(yè)教學(xué)指導(dǎo)委員會(huì)和中國(guó)電子學(xué)會(huì)聯(lián)合主辦，arm、Xilinx、ST、ADI、Google等公司協(xié)辦的 2017年第二屆“全國(guó)大學(xué)生智能互聯(lián)創(chuàng)新大賽”在重慶郵電大學(xué)舉行了全國(guó)總決賽，最終在四個(gè)組別的激烈角逐中十六支隊(duì)伍獲得了一等獎(jiǎng)，三支隊(duì)伍贏得了企業(yè)特別獎(jiǎng)。第二屆全國(guó)大學(xué)生智能互聯(lián)創(chuàng)新大賽從2017年1月份啟動(dòng)，歷時(shí)8個(gè)月，共吸引了560余支隊(duì)伍參賽。從參數(shù)的隊(duì)伍數(shù)量和學(xué)生人數(shù)上均比去年有顯著提升。本次大賽在吸收前一屆比賽的經(jīng)驗(yàn)基礎(chǔ)上，分成了智能交通、智能醫(yī)療、智能家居、智
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UltraSoC推出業(yè)界首款用于ARM AMBA 5 CHI Issue B一致性架構(gòu)的調(diào)試和分析解決方案

　　領(lǐng)先的嵌入式分析技術(shù)開發(fā)商UltraSoC日前宣布：全面推出用于ARM最近發(fā)布的AMBA 5 Coherent Hub Interface (CHI) Issue B規(guī)范的整套調(diào)試和監(jiān)測(cè)知識(shí)產(chǎn)權(quán)(IP)產(chǎn)品。CHI Issue B是ARM最先進(jìn)的總線規(guī)范，支持復(fù)雜的系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)，UltraSoC提供的監(jiān)測(cè)與調(diào)試產(chǎn)品是唯一能夠滿足使用CHI Issue B規(guī)范的設(shè)計(jì)人員需求的產(chǎn)品?！?/li>
關(guān)鍵字： UltraSoC ARM

FPGA設(shè)計(jì)經(jīng)驗(yàn)之邊沿檢測(cè)

　　在同步電路設(shè)計(jì)中，邊沿檢測(cè)是必不可少的!　　例如：在一個(gè)時(shí)鐘頻率16MHz的同步串行總線接收電路里，串行總線波特率為1Mbps。在串行總線的發(fā)送端是在同步時(shí)鐘(1MHz)的上升沿輸出數(shù)據(jù)，在接收端在同步時(shí)鐘的下降沿對(duì)輸入數(shù)據(jù)進(jìn)行接收采樣。在這個(gè)接收電路里檢測(cè)同步時(shí)鐘的下降沿是必不可少的。假設(shè)主時(shí)鐘-clk，同步時(shí)鐘-rck，同步數(shù)據(jù)-data?！　∮行┤嗽谶呇貦z測(cè)的時(shí)候就喜歡這樣做：　　　　但是大家忽略了一種情況，就是clk與rck之間比沒有必然的同步關(guān)系，當(dāng)r
關(guān)鍵字： FPGA 邊沿檢測(cè)