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基于FPGA視頻采集中的I2C總線設(shè)計(jì)與實(shí)現(xiàn)
- 隨著編碼理論和多媒體網(wǎng)絡(luò)應(yīng)用的發(fā)展，圖像和視頻壓縮編碼JPEG2000系統(tǒng)應(yīng)用得到逐步推廣。在此從視頻采集中I2C總線的特點(diǎn)、協(xié)議入手，著重對I2C總線設(shè)計(jì)及實(shí)現(xiàn)方法進(jìn)行介紹?；谝曨l采集芯片SAA7111，提出采用VHDL語言來模擬實(shí)現(xiàn)I2C總線接口的方法，并將其嵌入到FPGA中。實(shí)驗(yàn)仿真結(jié)果證明數(shù)據(jù)是正確、穩(wěn)定、可靠的，具有一定的可借鑒性。
- 關(guān)鍵字： 總線 設(shè)計(jì) 實(shí)現(xiàn) I2C 集中 FPGA 視頻 基于 通信協(xié)議
FPGA+DSP導(dǎo)引頭信號處理中FPGA設(shè)計(jì)的關(guān)鍵技術(shù)
- 1引言隨著同防工業(yè)對精確制導(dǎo)武器要求的不斷提高，武器系統(tǒng)總體設(shè)計(jì)方案的日趨復(fù)雜，以及電子元器件水...
- 關(guān)鍵字： FPGA+DSP 導(dǎo)引頭 信號處理 設(shè)計(jì)
Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)
- Altium和Aldec日前簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。 該協(xié)議的簽署使進(jìn)行FPGA(現(xiàn)場可編程門陣列)設(shè)計(jì)的電子產(chǎn)品設(shè)計(jì)師們?nèi)缁⑻硪?，業(yè)內(nèi)領(lǐng)先的Aldec VHDL及Verilog仿真功能實(shí)現(xiàn)了無縫集成，與Altium Designer軟件融為一體。電子產(chǎn)品設(shè)計(jì)師們可以在Altium電子產(chǎn)品設(shè)計(jì)統(tǒng)一架構(gòu)中使用久經(jīng)考驗(yàn)的Aldec仿真技術(shù)。 Altium首席執(zhí)行官Nick Martin表示：“多年來，Alti
- 關(guān)鍵字： Altium FPGA Designer
基于CycloneII和MSP430的網(wǎng)絡(luò)數(shù)據(jù)加密實(shí)現(xiàn)
- 1引言隨著信息技術(shù)和網(wǎng)絡(luò)化進(jìn)程的發(fā)展，網(wǎng)絡(luò)通信安全問題日益突出?，F(xiàn)場可編程門陣列(FPGA)以其自...
- 關(guān)鍵字： MSP430 CycloneII 網(wǎng)絡(luò)數(shù)據(jù)加密 FPGA
基于FPGA實(shí)現(xiàn)多路模擬信號自適應(yīng)采集系統(tǒng)
- 主要介紹基于FPGA實(shí)現(xiàn)多路模擬信號自適應(yīng)采集系統(tǒng)的設(shè)計(jì)。該系統(tǒng)主要包括軟件和硬件兩部分：硬件主要采用FPGA芯片，AD7982-1，ADG406和運(yùn)放AD824來搭建硬件平臺；軟件包括FPGA程序和事后數(shù)據(jù)處理程序。系統(tǒng)采用動態(tài)8位量化方式克服了固定8位量化對信號采集精度的影響，目前已成功用于產(chǎn)品中。
- 關(guān)鍵字： FPGA 多路 采集系統(tǒng) 模擬信號
i-IP（唐芯微電子）將推出Altera SIV ASIC/SOC驗(yàn)證平臺
- I-IP(唐芯微電子)此前推出的Xilinx雙V5 ASIC/SOC原型驗(yàn)證平臺，經(jīng)過不斷的市場滲透，滿足了一部分需要超大規(guī)模存儲空間、超高性能科學(xué)計(jì)算能力的客戶需求，隨著對客戶的深入了解，針對客戶對單芯片大容量ASIC/SOC 原型驗(yàn)證板產(chǎn)品的需求，公司著手組織研發(fā)資源，利用 ALTERA 最新工藝、主頻更快、功耗更低的高性能FPGA 器件，將全力推出 Altera Stratix IV 360 530 820 可堆疊 ASIC/SOC 原型驗(yàn)證平臺(MB3100-A3/5/8)。配合尖端的 DDR
- 關(guān)鍵字： 唐芯微電子 ASIC SOC 驗(yàn)證平臺
SignalTapII ELA的FPGA在線調(diào)試技術(shù)
- 通過對FPGA內(nèi)部信號的捕獲測試，可以實(shí)現(xiàn)對系統(tǒng)設(shè)計(jì)缺陷的實(shí)時(shí)分析和修正。與外部測試設(shè)備相比，可以總結(jié)出SignalTapII ELA的幾點(diǎn)優(yōu)越性：不占用額外的I／O引腳，不占用PCB上的空間，不破壞信號的時(shí)序和完整性，不需額外費(fèi)用；從多方面證實(shí)，該測試手段可以減少調(diào)試時(shí)間，縮短設(shè)計(jì)周期。
- 關(guān)鍵字： SignalTapII FPGA ELA 在線調(diào)試
誰會在代工投資“盛宴”中缺席？
- 在前3年之前全球代工總是在看前4大的動向，包括臺積電、聯(lián)電、中芯國際及特許。然而，臺積電一家獨(dú)大，聯(lián)電居老二似乎也相安無事。 自AMD分出Globalfoundries，及ATIC又兼并特許，再把Globalfoundries與特許合并在一起。表面上看少了一個(gè)特許，實(shí)際上由于Globalfoundries在其金主支持下積極建新廠，在代工業(yè)界引發(fā)了波浪,至少誰將成為老二成為話題。 加上存儲器大享三星近期開始投資代工，放言要接高通的手機(jī)芯片訂單;加上fabless大廠Xilinx改變策略，把2
- 關(guān)鍵字： 臺積電 FPGA 28nm
子帶分解的自適應(yīng)濾波器的FPGA實(shí)現(xiàn)
- 基于子帶分解的自適應(yīng)濾波器在提高收斂性能的同時(shí)又可以節(jié)省一定的計(jì)算量。采用Altera公司的仿真軟件Altera DSP Builder和QuartusⅡ7．2進(jìn)行子帶分解的NLMS算法的自適應(yīng)濾波器現(xiàn)場可編程門陣列設(shè)計(jì)，利用Simulink和ModelSim對設(shè)計(jì)方案進(jìn)行了模型仿真和功能仿真，達(dá)到較好的效果。
- 關(guān)鍵字： FPGA 分解 自適應(yīng)濾波器
常用FPGA/CPLD四種設(shè)計(jì)技巧
- 常用FPGA/CPLD四種設(shè)計(jì)技巧,FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日
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