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          基于Verilog HDL的I2C總線分析器
          
                                                            
            
                    	
          • 提出了采用VerilogHDL設(shè)計I2C總線分析器的方法，該I2C總線分析器支持三種不同的工作模式：被動、主機和從...
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          • 關(guān)鍵字：
                        Verilog  HDL  I2C總線分析器                          
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          Verilog HDL阻塞屬性探究及其應(yīng)用
          
                                                            
            
                    	
          • Verilog HDL中，有兩種過程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計算完畢，立即更新。在執(zhí)行時
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          • 關(guān)鍵字：
                        Verilog  HDL  阻塞屬性                            
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          基于Verilog HDL濾波器的設(shè)計
          
                                                            
                                        
            
                    	
          • 　現(xiàn)代計算機和通信系統(tǒng)中廣泛采用數(shù)字信號處理的技術(shù)和方法，其基本思路是先把信號用一系列的數(shù)字來表示，然后對這些數(shù)字信號進(jìn)行各種快速的數(shù)學(xué)運算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無
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          • 關(guān)鍵字：
                        設(shè)計  濾波器  HDL  Verilog  基于                          
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          ST-BUS總線接口模塊的Verilog HDL設(shè)計
          
                                                            
                                        
            
                    	
          • ST-BUS總線接口模塊的Verilog HDL設(shè)計,ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的設(shè)計，本文對ST-BUS總線進(jìn)行了介紹，討論了ST-BUS總線接口收發(fā)模塊的設(shè)計方法，給出了Verilog HDL實現(xiàn)和模塊的時序仿真圖。
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          • 關(guān)鍵字：
                        HDL  設(shè)計  Verilog  模塊  總線  接口  ST-BUS                          
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          PLD/FPGA硬件語言設(shè)計verilog HDL
          
                                                            
            
                    	
          • PLD/FPGA硬件語言設(shè)計verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語法嚴(yán)格;而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬
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          • 關(guān)鍵字：
                        verilog  HDL  設(shè)計  語言  硬件  PLD/FPGA                          
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          Verilog HDL與VHDL及FPGA的比較分析
          
                                                            
            
                    	
          • Verilog HDL與VHDL及FPGA的比較分析,　Verilog HDL　　優(yōu)點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢?！　∪秉c：很多錯誤在編譯的時候不能被發(fā)現(xiàn)?！　HDL　　優(yōu)點：語法嚴(yán)謹(jǐn)，層次結(jié)構(gòu)清晰。　　缺點：熟悉時間長，不夠靈
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          • 關(guān)鍵字：
                        比較  分析  FPGA  VHDL  HDL  Verilog                          
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          基于Verilog HDL的UART模塊設(shè)計與仿真
          
                                                            
            
                    	
          • 摘要：通用異步收發(fā)器UART常用于微機和外設(shè)之間的數(shù)據(jù)交換，針對UART的特點，提出了一種基于Ver4log HDL的UART設(shè)計方法。采用自頂向下的設(shè)計路線，結(jié)合狀態(tài)機的描述形式，使用硬件描述語言設(shè)計UART的頂層模塊及各個子
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          • 關(guān)鍵字：
                        Verilog  UART  HDL  模塊設(shè)計                            
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          基于FPGA和DDS的信號源設(shè)計
          
                                                            
                                        
            
                    	
          • 基于FPGA和DDS的信號源設(shè)計,1 引言
            直接數(shù)字頻率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽樣定理理論和現(xiàn)代器件生產(chǎn)技術(shù)發(fā)展的一種新的頻率合成技術(shù)。與第二代基于鎖相環(huán)頻率合成技術(shù)相比，DDS具有頻率切換時間短、頻率分辨率
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          • 關(guān)鍵字：
                        設(shè)計  信號源  DDS  FPGA  基于  FPGA，DDS，Verilog HDL                          
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          Altium加快其軟件更新步伐
          
                                                            
            
                    	
          • 　　Altium繼續(xù)在其下一代電子產(chǎn)品設(shè)計軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設(shè)計人員站在新科技和潮流的最前沿。
　　Altium公司首席執(zhí)行官Nick Martin表示：“我們認(rèn)為，讓用戶等待每隔數(shù)年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當(dāng)前的需求。”
　　此次最重要的新特性是基于網(wǎng)絡(luò)的軟件許可證管理和訪問選項。它使電子產(chǎn)品設(shè)計人員能夠有效地管理設(shè)計團(tuán)隊、工作量及項目。
　　Altium Designer中的其他新特性包括針對板卡級設(shè)計人員的定制FP
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          • 關(guān)鍵字：
                        Altium  電子產(chǎn)品設(shè)計  FPGA  HDL                          
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          基于Verilog HDL的DDS設(shè)計與仿真
          
                                                            
            
                    	
          • 直接數(shù)字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速
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          • 關(guān)鍵字：
                        Verilog  HDL  DDS  仿真                            
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          基于Verilog HDL數(shù)字電位器ADN2850的串口控制
          
                                                            
                                        
            
                    	
          • 摘要：數(shù)字電位器由于可調(diào)精度高，更穩(wěn)定，定位更準(zhǔn)確，操作更方便，數(shù)據(jù)可長期保存和隨時刷新等優(yōu)點，在某些場合具有模擬電位器不可比擬的優(yōu)勢。論述對數(shù)字電位器ADN2850的一種方便的控制方法，通過計算機上的串口直
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          • 關(guān)鍵字：
                        串口  控制  ADN2850  數(shù)字電位器  Verilog  HDL  基于                          
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          NI FlexRIO是否必須使用FPGA模塊
          
                                                            
            
                    	
          • NILabVIEWFPGA模塊可以幫助您利用LabVIEW程序框圖對一個FPGA進(jìn)行編程。在其底層，該模塊采用代碼生成技術(shù)實...
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          • 關(guān)鍵字：
                        NI  LabVIEW  FPGA  HDL  COTS                          
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          基于神經(jīng)網(wǎng)絡(luò)電機 速度控制器的SOPC系統(tǒng)
          
                                                            
            
                    	
          • 針對機器人伺服控制系統(tǒng)高速度、高精度的要求，介紹一種全數(shù)字化的基于神經(jīng)網(wǎng)絡(luò)控制的直流電機速度伺服控制系統(tǒng)的設(shè)計方案。速度控制器采用BP網(wǎng)絡(luò)參數(shù)辨識自適應(yīng)控制，并將其在FPGA進(jìn)行硬件實現(xiàn)；同時用Nios II軟核處理器作為上位機，構(gòu)成一個完整的速度伺服控制器的片上可編程系統(tǒng)(SOPC)。實驗結(jié)果表明，該控制系統(tǒng)具有較高的控制精度、較好的穩(wěn)定性和靈活性。
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          • 關(guān)鍵字：
                        SOPC  系統(tǒng)  控制器  速度  神經(jīng)網(wǎng)絡(luò)  電機  基于  神經(jīng)網(wǎng)絡(luò)   伺服控制   現(xiàn)場可編程門陣列   Verilog HDL                          
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          基于SystemC的系統(tǒng)級芯片設(shè)計方法研究
          
                                                            
                                        
            
                    	
          • 　　隨著集成電路制造技術(shù)的迅速發(fā)展,SOC設(shè)計已經(jīng)成為當(dāng)今集成電路設(shè)計的發(fā)展方向。SO C設(shè)計的復(fù)雜性對集成電路設(shè)計的各個層次,特別是對系統(tǒng)級芯片設(shè)計層次,帶來了新挑戰(zhàn)，原有的HDL難以滿足新的設(shè)計要求。
　　硬件設(shè)計領(lǐng)域有2種主要的設(shè)計語言：VHDL和Verilog HDL。而兩種語言的標(biāo)準(zhǔn)不統(tǒng)一，導(dǎo)致軟硬件設(shè)計工程師之間工作交流出現(xiàn)障礙,工作效率較低。因此，集成電路設(shè)計界一直在尋找一種能同時實現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設(shè)計語言。Synopsys公司與Coware公司針對各方對系統(tǒng)級設(shè)計語言的
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          • 關(guān)鍵字：
                        SOC  SystemC  集成電路  VHDL  Verilog HDL                          
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          hdl介紹
          
      			
          
		      	
          
		      			      			      	　HDL(Hardware Description Language)，是硬件描述語言。顧名思義，硬件描述語言就是指對硬件電路進(jìn)行行為描述、寄存器傳輸描述或者結(jié)構(gòu)化描述的一種新興語言。
　　主流的HDL分為VHDL和Verilog HDL。VHDL誕生于1982年。在1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE- 1076（簡稱		      	[ 查看詳細(xì) ]
		      			      	
          
    		
          
  		
          
  		  		  		  		
  		  		  		
  		  		  		
  		        		  		
  		  		
          
    		
          
      			
          
        			
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