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基于Verilog HDL的異步FIFO設計與實現
- 在現代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時鐘域的情況不可避免。當數據從一個時鐘域傳遞到另一個域，并且目標時鐘域與源時鐘域不相關時，這些域中的動作是不相關的，從而消除了同步操作的可能性，并使系統(tǒng)重復地進入亞穩(wěn)定狀態(tài)[1]。在有大量的數據需要進行跨時鐘域傳輸且對數據傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。 異步FIFO用一種時鐘寫入數據，而用另外一種時鐘讀出數據。讀寫指針的變化動作由不同的時鐘產生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據異步的指針
- 關鍵字： FIFO 異步 Verilog HDL IC 亞穩(wěn)態(tài)
HDL設計探究
- 一.可移植性編碼 1．只使用IEEE標準類型（VHDL）：（1）使用STD_LOGIC類型,而不是STD_ULOGIC類型；(2)設計中不要創(chuàng)建過多的的子類型；（3）不要使用BIT和BIT_VECTOR類型。 2．不使用立即數：在設計中，不要使用立即數（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優(yōu)點：（1）常量對于一個設計具有更多的靈活性；（2）常量值只需要在一個地方修改；（3）編譯器可能只支持常量類型，不支持立即數。 3．對于VHDL程序，把常數和參數定義在由1個或多個文件組成的程序
- 關鍵字： HDL 設計 可編程
一種基于FPGA的準單輸入調變序列生成器設計
- 1.引言 隨著集成電路復雜度越來越高，測試開銷在電路和系統(tǒng)總開銷中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內建自測試或片外測試。內建自測試把測試源和被測電路都集成在芯片的內部，對于目前SOC級的芯片測試如果采用內建自測試則付出的硬件面積開銷則是很大的，同時也增加了芯片設計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構的靈活性，利用FPGA來作為測試源實現片外測試就是一種非常有效的手段。 由于偽隨機模式測試只需要有限個數的輸入向量便
- 關鍵字： 嵌入式系統(tǒng) 單片機 FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器
基于SOPC的視頻編解碼IP核的設計
- 摘 要：本論文介紹視頻編解碼IP核在SOPC中的設計，用Verliog HDL實現其各個功能子模塊，全部調試仿真通過合并成一個模塊，實現了視頻信號的采集，分配，存儲以及色度空間的轉換。整個模塊都通過仿真實現與驗證，很好的達到了系統(tǒng)的要求。關鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言 基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統(tǒng)設
- 關鍵字： 嵌入式系統(tǒng) 單片機 SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL
hdl介紹
HDL(Hardware Description Language)，是硬件描述語言。顧名思義，硬件描述語言就是指對硬件電路進行行為描述、寄存器傳輸描述或者結構化描述的一種新興語言。
主流的HDL分為VHDL和Verilog HDL。VHDL誕生于1982年。在1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本，IEEE- 1076（簡稱 [ 查看詳細 ]
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