mcu-fpga 文章 進入mcu-fpga技術(shù)社區(qū)
詳解CPLD/FPGA架構(gòu)與原理
- 可編程邏輯器件（Programmable Logic Device，PLD）起源于20世紀(jì)70年代，是在專用集成電路（ASIC）的基礎(chǔ)上發(fā)展起來的一種新型邏輯器件，是當(dāng)今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點就是完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級PLD時，不需額外地改變PCB電路板，只是在計算機上修改和更新程序，使硬件設(shè)計工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本，因此獲得了廣大硬件工程師的青睞，形成了巨大的PLD產(chǎn)業(yè)規(guī)模
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MCX A：新的通用MCU和資源豐富的FRDM開發(fā)平臺
- 恩智浦正式發(fā)布MCX A14x和A15x系列“通用”微控制器。MCX A隸屬于MCX產(chǎn)品組合，基于Arm? Cortex?-M33內(nèi)核平臺。MCX的理念是將主流恩智浦器件的卓越特色與創(chuàng)新功能結(jié)合起來，打造下一代智能邊緣設(shè)備。可擴展性是MCX產(chǎn)品組合的一個重要優(yōu)勢。MCX A系列在該產(chǎn)品組合中發(fā)揮著重要作用，是各類應(yīng)用的基礎(chǔ)。它面向多個市場的廣泛應(yīng)用，包括：? 工業(yè)通信? 智能計量? 自動化與控制? 傳感器?&n
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Verilog HDL基礎(chǔ)知識8之綜合語句
- 可綜合語句1.要保證Verilog HDL賦值語句的可綜合性，在建模時應(yīng)注意以下要點：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever、while等。5.不使用用戶自定義原語（UDP元件）。6.盡量使用同步方式設(shè)計電路。7.除非是關(guān)鍵路徑的設(shè)計，一般不采用調(diào)用門級元件來描述設(shè)計的方法，建議采用行為語句來完成設(shè)計。8.用always過程塊描述組合邏輯，應(yīng)在敏感信號列表中列出所有的輸入信號。9.所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA實現(xiàn)設(shè)計時，應(yīng)盡量使
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Microchip推出低成本PolarFire SoC Discovery工具包 加速RISC-V和FPGA設(shè)計
- 嵌入式行業(yè)對基于RISC-V?的開源處理器架構(gòu)的需求日益增長，但在商用芯片或硬件方面的選擇仍然有限。為了填補這一空白并推動創(chuàng)新，Microchip Technology Inc.（微芯科技公司）宣布推出PolarFire? SoC Discovery工具包。通過為嵌入式處理和計算加速提供用戶友好、功能豐富的開發(fā)工具包，Microchip可幫助各種水平的工程師采用新興技術(shù)。新發(fā)布的開源開發(fā)工具包具有支持Linux?和實時應(yīng)用的四核 RISC-V 應(yīng)用級處理器、豐富的外設(shè)和95K低功耗高性能FPGA邏輯元件。
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專注關(guān)鍵趨勢領(lǐng)域系統(tǒng)解決方案，推動“贏得項目”整個進程
- 過去的2023年是半導(dǎo)體發(fā)展充滿不確定性的一年，在這一年時間里很多半導(dǎo)體公司的發(fā)展經(jīng)歷了非常大的不確定性。Microchip Technology總裁兼首席執(zhí)行官Ganesh Moorthy在總結(jié)公司2023年的過程時表示，公司在2023年一開始有很強的業(yè)務(wù)增長勢頭，隨后遇到了宏觀經(jīng)濟的不穩(wěn)定。盡管面臨這些戲劇性變化，但Microchip還是通過一系列戰(zhàn)略有效地應(yīng)對了挑戰(zhàn)，以進一步促進穩(wěn)定性、韌性和長期增長。Microchip對需求預(yù)測減少的策略響應(yīng)包括幫助客戶減輕庫存風(fēng)險，尋找雙贏結(jié)果，同時將大多數(shù)產(chǎn)品
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國產(chǎn)51單片機CA51F4系列的端口配置，以及外部中斷配置操作說明
- 國產(chǎn)51單片機CA51F412L2是基于IT的51內(nèi)核單片機，內(nèi)置18K的Flash，集成8路的12位ADC采集，串口，段碼屏驅(qū)動，3路PWM，觸摸按鍵功能。廣泛應(yīng)用于帶LCM顯示，觸摸的產(chǎn)品類型，今天繼續(xù)講解端口和外部中斷的配置使用過程。GPIO 主要特性如下：l 可配置為高阻模式l I/O 結(jié)構(gòu)可獨立設(shè)置上拉電阻l 輸出模式可選開漏輸出或推挽輸出l 數(shù)據(jù)輸出鎖存支持讀-修改-寫l 支持 1.8~5.5V 寬電壓范圍一,單片機IO端口說明CA51F4 系列芯片最大封裝有 46 個 I/O 引腳，每個引腳
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Verilog HDL基礎(chǔ)知識7之模塊例化
- Verilog使用模塊（module）的概念來代表一個基本的功能塊。一個模塊可以是一個元件，也可以是低層次模塊的組合。常用的設(shè)計方法是使用元件構(gòu)建在設(shè)計中多個地方使用的功能塊，以便進行代碼重用。模塊通過接口（輸入和輸出）被高層的模塊調(diào)用，但隱藏了內(nèi)部的實現(xiàn)細(xì)節(jié)。這樣就使得設(shè)計者可以方便地對某個模塊進行修改，而不影響設(shè)計的其他部分。在verilog中，模塊聲明由關(guān)鍵字module開始，關(guān)鍵字endmodule則必須出現(xiàn)在模塊定義的結(jié)尾。每個模塊必須具有一個模塊名，由它唯一地標(biāo)識這個模塊。模塊的端口列表則描述
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Verilog HDL基礎(chǔ)知識6之語法結(jié)構(gòu)
- 雖然 Verilog 硬件描述語言有很完整的語法結(jié)構(gòu)和系統(tǒng)，這些語法結(jié)構(gòu)的應(yīng)用給設(shè)計描述帶來很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎(chǔ)上的。有些語法結(jié)構(gòu)是不能與實際硬件電路對應(yīng)起來的，比如 for 循環(huán)，它是不能映射成實際的硬件電路的，因此，Verilog 硬件描述語言分為可綜合和不可綜合語言。下面我們就來簡單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此，我們常用可綜合語句來描述數(shù)字硬件電路。(2) 所
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英特爾FPGA Vision線上研討會亮點搶先看
- 繼宣布將可編程解決方案事業(yè)部 (PSG) 作為獨立業(yè)務(wù)部門運營后，英特爾將于3月1日舉行FPGA Vision線上研討會。屆時，首席執(zhí)行官Sandra Rivera和首席運營官Shannon Poulin將分享有關(guān)全新企業(yè)品牌、公司愿景與戰(zhàn)略，以及市場增長機會的更多信息。 英特爾PSG團隊誠邀您參加本次線上研討會，深入了解獨立運營的全新FPGA公司，持續(xù)增長的市場及客戶需求，以及我們旨在助力行業(yè)創(chuàng)新加速的產(chǎn)品路線圖。與此同時，線上研討會還將重點介紹FPGA在AI領(lǐng)域的布局，即如何使AI在數(shù)據(jù)中心
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聯(lián)電X英特爾，2024年晶圓代工炸裂開局
- 月25日，聯(lián)電與英特爾共同宣布正式合作，英特爾（Intel）將提供現(xiàn)有廠房及設(shè)備產(chǎn)能，聯(lián)電（UMC）提供12nm技術(shù)IP，并負(fù)責(zé)工廠運營及生意接洽。圖片來源：英特爾據(jù)TrendForce集邦咨詢研究顯示，2023年Q3季度全球晶圓代工前十排名再度刷新，英特爾躋身第九，聯(lián)電排名第四。雙方強強合作之下，全球晶圓代工格局或?qū)⑦M一步產(chǎn)生變局。聯(lián)電將在成熟制程領(lǐng)域更進一步，而英特爾所圖更大，未來其“晶圓代工第二”的愿望是否可成真呢？為何合作，雙方想要獲得什么？對于晶圓代工而言，先進制程的玩家格局（臺積電、三星、英特
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Verilog HDL基礎(chǔ)知識4之阻塞賦值 & 非阻塞賦值
- 阻塞賦值語句串行塊語句中的阻塞賦值語句按順序執(zhí)行，它不會阻塞其后并行塊中語句的執(zhí)行。阻塞賦值語句使用“=”作為賦值符。 例子 阻塞賦值語句 reg x, y, z; reg [15:0] reg_a, reg_b; integer count; // 所有行為語句必須放在 initial 或 always 塊內(nèi)部 initial begin x
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Verilog HDL基礎(chǔ)知識4之wire & reg
- 簡單來說硬件描述語言有兩種用途：1、仿真，2、綜合。對于wire和reg，也要從這兩個角度來考慮。\從仿真的角度來說，HDL語言面對的是編譯器（如Modelsim等），相當(dāng)于軟件思路。 這時： wire對應(yīng)于連續(xù)賦值，如assignreg對應(yīng)于過程賦值，如always，initial\從綜合的角度來說，HDL語言面對的是綜合器（如DC等），要從電路的角度來考慮。 這時：1、wire型的變量綜合出來一般是一根導(dǎo)線；2、reg變量在always塊中有兩種情況：(1)、always后的敏感表中是（a or b
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利用FPGA進行基本運算及特殊函數(shù)定點運算
- 一、前言 FPGA以擅長高速并行數(shù)據(jù)處理而聞名，從有線/無線通信到圖像處理中各種DSP算法，再到現(xiàn)今火爆的AI應(yīng)用，都離不開卷積、濾波、變換等基本的數(shù)學(xué)運算。但由于FPGA的硬件結(jié)構(gòu)和開發(fā)特性使得其對很多算法不友好，之前本人零散地總結(jié)和轉(zhuǎn)載了些基本的數(shù)學(xué)運算在FPGA中的實現(xiàn)方式，今天做一個系統(tǒng)的總結(jié)歸納。二、FPGA中的加減乘除1.硬件資源 Xilinx 7系列的FPGA中有DSP Slice ，叫做“DSP48E1”這一專用硬件資源，這是一個功能強大的計算單元，單就用于基本運算的部分有加減單元和乘
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FPGA內(nèi)部自復(fù)位電路設(shè)計方案
- 1、定義 復(fù)位信號是一個脈沖信號，它會使設(shè)計的電路進入設(shè)定的初始化狀態(tài)，一般它作用于寄存器，使寄存器初始化為設(shè)定值；其脈沖有效時間長度必須大于信號到達寄存器的時延，這樣才有可能保證復(fù)位的可靠性?！ ∠旅鎸⒂懻揊PGA/CPLD的復(fù)位電路設(shè)計?！ ?、分類及不同復(fù)位設(shè)計的影響 根據(jù)電路設(shè)計，復(fù)位可分為異步復(fù)位和同步復(fù)位?！ τ诋惒綇?fù)位，電路對復(fù)位信號是電平敏感的，如果復(fù)位信號受到干擾，如出現(xiàn)短暫的脈沖跳變，電路就會部分或全部被恢復(fù)為初始狀態(tài)，這是我們不愿看到的。因此，異步復(fù)位信號是一個關(guān)鍵信號，在電路
- 關(guān)鍵字： FPGA 復(fù)位電路
Verilog HDL基礎(chǔ)知識3之抽象級別
- Verilog可以在三種抽象級別上進行描述：行為級模型、RTL級模型和門級模型。行為級（behavior level）模型的特點如下。1、它是比較高級的模型，主要用于testbench。2、它著重于系統(tǒng)行為和算法描述，不在于系統(tǒng)的電路實現(xiàn)。3、它不可以綜合出門級模型。4、它的功能描述主要采用高級語言結(jié)構(gòu)，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級（register tr
- 關(guān)鍵字： FPGA verilog HDL 抽象級別
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