vhdl 文章 進(jìn)入vhdl 技術(shù)社區(qū)
一種基于FPGA的新型誤碼測試儀的設(shè)計與實現(xiàn)
- 引言 誤碼儀是評估信道性能的基本測量儀器。本文介紹的誤碼儀結(jié)合FPGA 的特點,采用全新的積分式鑒相結(jié)構(gòu)，提出了一種新的誤碼測試方法，經(jīng)多次測試驗證，方案可行，設(shè)計的系統(tǒng)穩(wěn)定。本文設(shè)計的誤碼儀由兩部分組成：發(fā)信機(jī)和接收機(jī)。 1 發(fā)信機(jī) 發(fā)信機(jī)的主要功能是產(chǎn)生具有隨機(jī)特性的偽隨機(jī)m 序列，通過FPGA 由VHDL 編程實現(xiàn)。偽隨機(jī)序列產(chǎn)生原理如下： 圖1 偽隨機(jī)序列產(chǎn)生原理圖 其中，ak-i是各移位寄存器的狀態(tài)，Ci對應(yīng)各寄存器的反饋系數(shù)，為1表示參與反饋
- 關(guān)鍵字： FPGA 測試儀 VHDL MCU和嵌入式微處理器
異步通信起始位正確檢測的VHDL實現(xiàn)
- 摘要： 基于FPGA/CPLD的UART設(shè)計眾多，本文分析了3倍頻采樣方法存在的不足，同時分析了16倍頻采樣對起始位檢測的可靠性，并給出相關(guān)的VHDL硬件描述語言程序代碼。 關(guān)健詞： 異步數(shù)據(jù);UART;FPGA/CPLD;VHDL 概述 隨著電子設(shè)計自動化(EDA)技術(shù)的發(fā)展，可編程邏輯器件FPGA/CPLD已經(jīng)在許多方面得到了廣泛應(yīng)用，而UART(通用異步收發(fā)器) 是在數(shù)字通信和控制系統(tǒng)中廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。因此越來越多用戶根據(jù)自己的需要，以EDA技術(shù)作為開發(fā)手段，用一塊
- 關(guān)鍵字： 0711_A 雜志_設(shè)計天地 嵌入式系統(tǒng) 單片機(jī) 異步數(shù)據(jù) UART FPGA/CPLD VHDL MCU和嵌入式微處理器
基于狀態(tài)機(jī)的語音電子密碼鎖設(shè)計
- 引 言 隨著電子技術(shù)的發(fā)展，具有防盜報警、語音提示等功能的電子密碼鎖代替密碼量少、安全性差的機(jī)械式密碼鎖已是必然趨勢。目前大部分密碼鎖采用單片機(jī)進(jìn)行設(shè)計，電路較復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA(電子設(shè)計自動化)技術(shù)，利用QuartusⅡ工作平臺和VHDL(超高速集成電路硬件描述語言)，設(shè)計了一種新型的電子密碼鎖。該密碼鎖具有密碼預(yù)置、修改、語音提示和3次輸入錯誤則系統(tǒng)進(jìn)入定時鎖定并報警等功能，用FPGA(現(xiàn)場可編程門陣列)芯片和語音芯片ISD2560實現(xiàn)。由于充分利用了FPGA芯片密度大
- 關(guān)鍵字： 工業(yè)控制 FPGA 電子密碼鎖 VHDL 遙控技術(shù)
單片機(jī)軟硬件聯(lián)合仿真解決方案
- 摘要：本文介紹一種嵌入式系統(tǒng)仿真方法，通過一種特殊設(shè)計的指令集仿真器ISS將軟件調(diào)試器軟件Keil uVision2和硬件語言仿真器軟件Modelsim連接起來，實現(xiàn)了軟件和硬件的同步仿真。 關(guān)鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網(wǎng)卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 縮略詞解釋： BFM：總線功能模塊。在HDL
- 關(guān)鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器
SDRAM通用控制器的FPGA模塊化設(shè)計
- 摘要： 介紹了一種SDRAM通用控制器的FPGA模塊化解決方案。關(guān)鍵詞： SDRAM控制器；FPGA；VHDL；狀態(tài)機(jī)；仲裁機(jī)制 引言同步動態(tài)隨機(jī)存儲器(SDRAM)，在同一個CPU時鐘周期內(nèi)即可完成數(shù)據(jù)的訪問和刷新，其數(shù)據(jù)傳輸速度遠(yuǎn)遠(yuǎn)大于傳統(tǒng)的數(shù)據(jù)存儲器(DRAM)，被廣泛的應(yīng)用于高速數(shù)據(jù)傳輸系統(tǒng)中。基于FPGA的SDRAM控制器，以其可靠性高、可移植性強(qiáng)、易于集成的特點，已逐漸取代了以往的專用控制器芯片而成為主流解決方案。然而，SDRAM復(fù)雜的控制邏輯和要求嚴(yán)格的時序，成為開發(fā)過
- 關(guān)鍵字： 消費電子 SDRAM控制器 FPGA VHDL 0708_A 雜志_設(shè)計天地 工業(yè)控制
基于狀態(tài)機(jī)的語音電子密碼鎖設(shè)計
- 引言 隨著電子技術(shù)的發(fā)展，具有防盜報警、語音提示等功能的電子密碼鎖代替密碼量少、安全性差的機(jī)械式密碼鎖已是必然趨勢。目前大部分密碼鎖采用單片機(jī)進(jìn)行設(shè)計，電路較復(fù)雜，性能不夠靈活。本文采用先進(jìn)的EDA(電子設(shè)計自動化)技術(shù)，利用QuartusⅡ工作平臺和VHDL(超高速集成電路硬件描述語言)，設(shè)計了一種新型的電子密碼鎖。該密碼鎖具有密碼預(yù)置、修改、語音提示和3次輸入錯誤則系統(tǒng)進(jìn)入定時鎖定并報警等功能，用FPGA(現(xiàn)場可編程門陣列)芯片和語音芯片ISD2560實現(xiàn)。由于充分利用了FPGA芯片密度大、功
- 關(guān)鍵字： 模擬技術(shù) 電源技術(shù) VHDL 語音電 子密碼鎖 模擬IC 電源
基于CPLD的PSK系統(tǒng)設(shè)計
- 1 引言 現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個重要方向[5]。從模擬調(diào)制到數(shù)字調(diào)制，從二進(jìn)制發(fā)展到多進(jìn)制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向發(fā)展。一個系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制方式。因此，對調(diào)制方式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞[1]。 復(fù)雜可編程邏輯器件（CPLD）結(jié)合了專用集成電路和DSP的優(yōu)勢，既具有很高的處理速度，又具有一定的靈活性。因此，基于CPLD的數(shù)字調(diào)
- 關(guān)鍵字： 嵌入式系統(tǒng) 單片機(jī) CPLD PSK 調(diào)制解調(diào) VHDL 嵌入式
VHDL在高速圖像采集系統(tǒng)中的應(yīng)用設(shè)計
- 現(xiàn)代化生產(chǎn)和科學(xué)研究對圖像采集系統(tǒng)的要求日益提高。傳統(tǒng)的圖像采集卡速度慢、處理功能簡單，不能很好地滿足特殊要求，因此，我們構(gòu)建了高速圖像采集系統(tǒng)。它主要包括圖像采集模塊、圖像低級處理模塊以及總線接口模塊等。這些模塊是在FPGA中利用VHDL編程實現(xiàn)的。高速圖像采集系統(tǒng)主要用于視覺檢測。視覺檢測中圖像處理的特點是：底層圖像處理數(shù)據(jù)量大，算法簡單；高層圖像處理算法復(fù)雜，數(shù)據(jù)量大，算法簡單；高層圖像處理算法復(fù)雜，數(shù)據(jù)量小。對于圖像底層處理，我們在高速圖像采集系統(tǒng)中用FPGA實現(xiàn)，采用VHDL編寫圖像處理算法
- 關(guān)鍵字： VHDL 高速圖像采集
基于VHDL語言的卷積碼編解碼器的設(shè)計
- 1 引言 數(shù)字信息在有噪信道中傳輸時，會受到噪聲干擾的影響，誤碼總是不可避免的。為了在已知信噪比的情況下達(dá)到一定的誤碼率指標(biāo)，在合理設(shè)計基帶信號，選擇調(diào)制、解調(diào)方式，并采用頻域均衡或時域均衡措施的基礎(chǔ)上，還應(yīng)采用差錯控制編碼等信道編碼技術(shù)，使誤碼率進(jìn)一步降低。卷積碼和分組碼是差錯控制編碼的2種主要形式，在編碼器復(fù)雜度相同的情況下，卷積碼的性能優(yōu)于分組碼，因此卷積碼幾乎被應(yīng)用在所有無線通信的標(biāo)準(zhǔn)之中，如GSM ，IS95和CDMA2000的標(biāo)準(zhǔn)中。 目前,VHDL語言已成為EDA領(lǐng)域
- 關(guān)鍵字： VHDL 單片機(jī) 卷積碼編 嵌入式系統(tǒng)
用VHDL語言在CPLD上實現(xiàn)串行通信
- 引言 隨著EDA技術(shù)得發(fā)展，CPLD已經(jīng)在許多方面得到了廣泛應(yīng)用，而串行通信是實現(xiàn)遠(yuǎn)程測控的重要手段。本文利用VHDL語言在CPLD上實現(xiàn)了串行通信，完全可以脫離單片機(jī)使用，克服了單片機(jī)的許多缺點。 串口結(jié)構(gòu)及內(nèi)容 本設(shè)計所采用的是異步通信方式，可以規(guī)定傳輸?shù)囊粋€數(shù)據(jù)是10位，其中最低位為啟動位(邏輯0低電平)，最高位為停止位(邏輯1高電平)，中間8位是數(shù)據(jù)位。為了方便對數(shù)據(jù)進(jìn)行正確控制，選取發(fā)送(接受)每位數(shù)據(jù)用4個時鐘周期。為了能夠達(dá)到串行通信的波特率，例如4800B/s，則需把時鐘頻率設(shè)
- 關(guān)鍵字： CPLD VHDL 串行通信 單片機(jī) 嵌入式系統(tǒng)
I2C總線控制器的VHDL設(shè)計及實現(xiàn)
- 摘 要：本文用VHDL設(shè)計了一個簡潔而實用的I2C總線控制器，介紹了詳細(xì)的設(shè)計思路和在FPGA中的實現(xiàn)，并給出了在嵌入式系統(tǒng)設(shè)計中的使用方法。關(guān)鍵詞：I2C總線；VHDL；FPGA 引言I2C總線以其接口簡單、使用靈活等突出優(yōu)點在數(shù)字系統(tǒng)中獲得了廣泛的應(yīng)用。尤其在嵌入式系統(tǒng)中，I2C總線被普遍用來連接CPU/MCU和外圍器件。I2C總線規(guī)范經(jīng)過十幾年的實踐，發(fā)展了多層標(biāo)準(zhǔn)。從傳輸速率上劃分，有標(biāo)準(zhǔn)模式(100Kbit/s)，快速模式(400Kbit/s)，高速模式(3
- 關(guān)鍵字： FPGA I2C總線 VHDL
vhdl 介紹
VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后 [ 查看詳細(xì) ]
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