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VHDL結(jié)構(gòu)體的數(shù)據(jù)流描述法
- 據(jù)流描述（dataflow description）是結(jié)構(gòu)體描述方法之一，它描述了數(shù)據(jù)流程的運(yùn)動路徑、運(yùn)動方向和運(yùn)動結(jié)果。例如，同樣是一個(gè)8位比較器采用數(shù)據(jù)流法編程
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用VHDL設(shè)計(jì)實(shí)現(xiàn)的有線頂盒信源發(fā)生方案
- VHDL是隨著可編輯邏輯器件(PLD)的發(fā)展而發(fā)展起來的一種硬件描述語言。它是1980年美國國防部VHSIC(超高速集成電路)計(jì)劃的一部分，并于1986年和1987年分別成為美國國防部和IEEE的工業(yè)標(biāo)準(zhǔn)。作為一種硬件設(shè)計(jì)時(shí)采用的標(biāo)準(zhǔn)語言，VHDL具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和門級三個(gè)不同層次的設(shè)計(jì)，這樣設(shè)計(jì)師將在TOP-DOWN設(shè)計(jì)的全過程中均可方便地使用同一種語言。
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Verilog HDL的歷史及設(shè)計(jì)流程
- Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog － XL 的主要設(shè)計(jì)者和 Cadence 公司（ Cadence Design System ）的第一個(gè)合伙人。
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SystemVerilog語言簡介
- Verilog模塊之間的連接是通過模塊端口進(jìn)行的。為了給組成設(shè)計(jì)的各個(gè)模塊定義端口，我們必須對期望的硬件設(shè)計(jì)有一個(gè)詳細(xì)的認(rèn)識。不幸的是，在設(shè)計(jì)的早期，我們很難把握設(shè)計(jì)的細(xì)節(jié)。
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Verilog HDL和VHDL的比較
- 這兩種語言都是用于數(shù)字電子系統(tǒng)設(shè)計(jì)的硬件描述語言，而且都已經(jīng)是 IEEE 的標(biāo)準(zhǔn)。 VHDL 1987 年成為標(biāo)準(zhǔn)，而 Verilog 是 1995 年才成為標(biāo)準(zhǔn)的。這個(gè)是因?yàn)?VHDL 是美國軍方組織開發(fā)的，而 Verilog 是一個(gè)公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來的。為什么 Verilog 能成為 IEEE 標(biāo)準(zhǔn)呢？它一定有其優(yōu)越性才行，所以說 Verilog 有更強(qiáng)的生命力。
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什么是VHDL?
- VHDL 語言的英文全名是 Very High Speed Integrated Circuit Hardware Description Language ，即超高速集成電路硬件描述語言。 HDL 發(fā)展的技術(shù)源頭是：在 HDL 形成發(fā)展之前，已有了許多程序設(shè)計(jì)語言，如匯編、 C 、 Pascal 、 Fortran 、 Prolog 等。
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VHDL設(shè)計(jì)的串口通信程序
- 本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在PC機(jī)上安裝一個(gè)串口調(diào)試工具來驗(yàn)證程序的功能。程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無奇偶校驗(yàn)位）的串口控制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位，1個(gè)結(jié)束位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實(shí)現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x104，對應(yīng)的波特率是9600。用一個(gè)8倍波特率的時(shí)鐘將發(fā)送或接受每一位bit的周期時(shí)間劃分為8個(gè)時(shí)隙以使通信同步。
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IC設(shè)計(jì)工程師需要這樣牛X的知識架構(gòu)
- 剛畢業(yè)的時(shí)候，我年少輕狂，以為自己已經(jīng)可以獨(dú)當(dāng)一面，廟堂之上所學(xué)已經(jīng)足以應(yīng)付業(yè)界需要。然而在后來的工作過程中，我認(rèn)識了很多牛人，也從他們身上學(xué)到了很多，從中總結(jié)了一個(gè)IC設(shè)計(jì)工程師需要具備的知識架構(gòu)，想跟大家分享一下?！ 〖寄芮鍐巍 ∽鳛橐粋€(gè)真正合格的數(shù)字IC設(shè)計(jì)工程師，你永遠(yuǎn)都需要去不斷學(xué)習(xí)更加先進(jìn)的知識和技術(shù)。因此，這里列出來的技能永遠(yuǎn)都不會是完整的。我盡量每年都對這個(gè)列表進(jìn)行一次更新。如果你覺得這個(gè)清單不全面，可以在本文下留言，我會盡可能把它補(bǔ)充完整?！ ≌Z言類：Verilog-2001/&nb
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基于FPGA的串行通信控制系統(tǒng)的設(shè)計(jì)
- 在Altera Cyclone II平臺上采用“自頂向下”的模塊化設(shè)計(jì)思想及VHDL硬件描述語言，設(shè)計(jì)了串行通信控制系統(tǒng)。在Quartus II軟件上編譯、仿真后下載到FPGA芯片EP2C5Q208上，進(jìn)行在線編程調(diào)試，實(shí)現(xiàn)了串行通信控制功能?；贔PGA的系統(tǒng)設(shè)計(jì)調(diào)試維護(hù)方便、可靠性高，而且設(shè)計(jì)具有靈活性，可以方便地進(jìn)行擴(kuò)展和移植。
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TPC碼譯碼器硬件仿真的優(yōu)化設(shè)計(jì)
- 介紹一種TPC碼迭代譯碼器的硬件設(shè)計(jì)方案，基于軟判決譯碼規(guī)則，采用完全并行規(guī)整的譯碼結(jié)構(gòu)，使用VHDL硬件描述語言，實(shí)現(xiàn)了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測試激勵(lì)來實(shí)時(shí)測量所設(shè)計(jì)迭代譯碼器的誤碼率情況，提出了優(yōu)化設(shè)計(jì)方案，和傳統(tǒng)的硬件仿真方法相比大大提高了仿真效率。仿真結(jié)果證明該譯碼器有很大的實(shí)用性和靈活性。
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VHDL設(shè)計(jì)中電路優(yōu)化問題
- VHDL設(shè)計(jì)是行為級設(shè)計(jì)，所帶來的問題是設(shè)計(jì)者的設(shè)計(jì)思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計(jì)過程中，由于每個(gè)工程師對語言規(guī)則和電路行為的理解程度不同，每個(gè)人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時(shí)延特性差別很大，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。因此，對VHDL設(shè)計(jì)中簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計(jì)的問題進(jìn)行深入探討，很有必要。
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vhdl 介紹
VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后 [ 查看詳細(xì) ]
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