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基于VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真
- 基于VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真, 針對(duì)目前國(guó)內(nèi)SDH系統(tǒng)中還沒(méi)有一個(gè)專(zhuān)門(mén)的E1分接復(fù)用芯征，本文介紹一種用高級(jí)硬件描述語(yǔ)言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計(jì)的新型設(shè)計(jì)方法及其FPGA實(shí)現(xiàn)。并給出了用Xilinx FoundaTIon tools EDA軟件設(shè)計(jì)的
- 關(guān)鍵字： 設(shè)計(jì) FPGA 仿真 系統(tǒng) SDH VHDL 復(fù)用器 基于
VHDL語(yǔ)言實(shí)現(xiàn)的幀同步算法
- 數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，他包括幀同步碼的產(chǎn)生和幀同步碼的識(shí)別，其中接收端的幀同步識(shí)別電路的結(jié)構(gòu)對(duì)同步性能的影響是主要的。
1 工作原理
實(shí)現(xiàn)幀同步的基本方法是在發(fā)送端預(yù)先規(guī) - 關(guān)鍵字： 算法 同步 實(shí)現(xiàn) 語(yǔ)言 VHDL
基于VHDL的線(xiàn)性分組碼編譯碼器的研究設(shè)計(jì)
- 在通信系統(tǒng)中，由于信道存在大量的噪聲和干擾，使得經(jīng)信道傳輸后的接收碼與發(fā)送碼之間存在差異，出現(xiàn)誤碼。在...
- 關(guān)鍵字： VHDL 編譯碼器 線(xiàn)性分組碼
基于VHDL語(yǔ)言的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)
- 0引言傳統(tǒng)的定時(shí)器硬件連接比較復(fù)雜，可靠性差，而且計(jì)時(shí)時(shí)間短，難以滿(mǎn)足需要。本設(shè)計(jì)采用可編程芯片...
- 關(guān)鍵字： FPGA VHDL 定時(shí)器 EP1C6Q240C8
基于VHDL的線(xiàn)性分組碼編譯碼器設(shè)計(jì)
- 數(shù)字信號(hào)在傳輸過(guò)程中受到干擾的影響，降低了其傳輸?shù)目煽啃?，線(xiàn)性分組碼作為一種常用的信道編碼，在通信傳輸系統(tǒng)中應(yīng)用廣泛。在對(duì)線(xiàn)性分組碼的編譯碼規(guī)則研究基礎(chǔ)上，討論了生成矩陣、監(jiān)督矩陣與錯(cuò)誤圖樣集之間的關(guān)系，在Max+PlusⅡ開(kāi)發(fā)環(huán)境中，用VHDL語(yǔ)言設(shè)計(jì)線(xiàn)性分組碼編譯碼器，對(duì)其各項(xiàng)設(shè)計(jì)功能進(jìn)行了仿真和驗(yàn)證。結(jié)果表明，該設(shè)計(jì)正確，其功能符合線(xiàn)性分組碼編譯碼器的要求。
- 關(guān)鍵字： VHDL 線(xiàn)性 分組碼 編譯碼器
VHDL設(shè)計(jì)的串口通信程序
- VHDL設(shè)計(jì)的串口通信程序,本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在
PC機(jī)上安裝一個(gè)串口調(diào)試工具來(lái)驗(yàn)證程序的功能。
程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無(wú)奇偶校驗(yàn)位）的串口控
制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位 - 關(guān)鍵字： 程序 通信 串口 設(shè)計(jì) VHDL
基于VHDL的99小時(shí)定時(shí)器設(shè)計(jì)及實(shí)現(xiàn)
- 傳統(tǒng)的定時(shí)器硬件連接比較復(fù)雜，可靠性差，而且計(jì)時(shí)時(shí)間短，難以滿(mǎn)足需要。本設(shè)計(jì)采用可編程芯片和VHDL語(yǔ)言進(jìn)行軟硬件設(shè)計(jì)，不但可使硬件大為簡(jiǎn)化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達(dá)到50 MHz，因而計(jì)時(shí)精度很高。本設(shè)計(jì)采用逐位設(shè)定預(yù)置時(shí)間，其最長(zhǎng)時(shí)間設(shè)定可長(zhǎng)達(dá)99小時(shí)59分59秒。完全可以滿(mǎn)足用戶(hù)的需要，使用也更為方便。
- 關(guān)鍵字： VHDL 定時(shí)器
vhdl-ams介紹
即IEEE 1076.1標(biāo)準(zhǔn)。
VHDL-AMS是VHDL的一個(gè)分支，它支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS與之類(lèi)似。支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。
http://www.eda.org/verilog-ams/
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