現(xiàn)在，人們需要采用一種創(chuàng)新型架構來管理數(shù)百Gbps的系統(tǒng)性能，以實現(xiàn)全線速下的智能處理能力，并擴展至Tb級性能和每秒10億次浮點運算水平。實現(xiàn)上述要求的必要條件并非僅僅是改善每個晶體管或系統(tǒng)模塊的性能，或者增加系統(tǒng)模塊數(shù)量這么簡單，而是要從根本上提高通信、時鐘、關鍵路徑以及互連性能，以滿足行業(yè)新一代高性能應用(如下圖所示)對海量數(shù)據(jù)流和智能數(shù)據(jù)包、DSP或圖像處理等的要求。　　

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　　UltraScale? 架構通過在完全可編程的架構中應用最先進的ASIC 技術，可應對上述這些挑戰(zhàn)。該架構能從20nm平面FET結構擴展至16nm鰭式FET晶體管技術甚至更高的技術，同時還能從單芯片擴展到3D IC。UltraScale架構不僅能解決系統(tǒng)總吞吐量擴展和時延方面的局限性，而且還能直接應對先進工藝節(jié)點上的頭號系統(tǒng)性能瓶頸，即互連問題。　　

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　　UltraScale?架構具有無與倫比的高集成度、高容量和ASIC級系統(tǒng)性能，可滿足最嚴苛應用的要求。UltraScale架構經過精調可提供大規(guī)模布線能力并且與Vivado^?設計工具進行了協(xié)同優(yōu)化，因此該架構的利用率達到了空前的高水平(超過90%)，而且不會降低性能。

　　為您量身定做的新一代架構　　

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　　賽靈思對UltraScale架構進行了數(shù)百項設計提升，并將這些改進實現(xiàn)有機結合，讓設計團隊能夠打造出比以往功能更強、運行速度更快、單位功耗性能更高的系統(tǒng)。

　　UltraScale架構與Vivado?設計套件結合使用可提供如下這些新一代系統(tǒng)級功能：

　　針對寬總線進行優(yōu)化的海量數(shù)據(jù)流，可支持數(shù)Tb級吞吐量和最低時延
　　高度優(yōu)化的關鍵路徑和內置高速存儲器，級聯(lián)后可消除DSP和包處理中的瓶頸
　　增強型DSP slice包含27x18位乘法器和雙加法器，可以顯著提高定點和IEEE 754標準浮點算法的性能與效率
　　第二代3D IC系統(tǒng)集成的晶片間帶寬以及最新3D IC寬存儲器優(yōu)化接口均實現(xiàn)階梯式增長
　　類似于ASIC的多區(qū)域時鐘，提供具備超低時鐘歪斜和高性能擴展能力的低功耗時鐘網絡