臺積電已經(jīng)發(fā)布了其重要的第四代16nm FinFET 工藝制程，16FFC(16nm FinFET Compact), 并進(jìn)入量產(chǎn)階段。 為了能夠充分發(fā)揮好工藝制程的功耗，性能和面積(PPA)上的優(yōu)勢， 必須要求我們的設(shè)計(jì)人員將有相關(guān)工藝知識的設(shè)計(jì)戰(zhàn)略和優(yōu)化的IP相結(jié)合，其中包括了標(biāo)準(zhǔn)元件庫和嵌入式存儲器。在這有六種方式去實(shí)現(xiàn)它。

(1) 利用制程縮小的優(yōu)勢

16FFC 工藝制程擁有更小的晶體管間距(Poly 到Poly 間距)、更小的金屬線間距(線到線、VIA到線和VIA到VIA)用來走線和更小的存儲器單元， 相比于臺積電28nm制程，16FFC 工藝已經(jīng)超越了摩爾定律對于面積和性能在工藝節(jié)點(diǎn)上的縮小。FinFET 制程同時(shí)也能產(chǎn)生更高的單位面積的飽和電流來促進(jìn)更小尺寸的邏輯單元達(dá)到更好的性能。IP設(shè)計(jì)人員可以利用這些縮小的工藝尺寸和改進(jìn)的晶體管性能去構(gòu)建更小/更快的邏輯單元和存儲器。SoC 模塊設(shè)計(jì)人員能夠利用這些優(yōu)勢去快速地收斂關(guān)鍵路勁上的時(shí)序，但是我們也必須意識到這些細(xì)小的，高阻抗的線所帶來的更高的線延遲還有復(fù)雜的信號電源網(wǎng)絡(luò)所產(chǎn)生的電遷移顧慮。

圖1所示，使用正確的IP，16FFC的設(shè)計(jì)可以超越摩爾定律的縮小規(guī)則，其面積可達(dá)到相同設(shè)計(jì)在28nm制程上的一半，而性能更快30%以上。

(2) 柵極漏電的降低與動態(tài)功耗的增加之間的平衡

16FFC制程可以提供寬泛的閾值電壓(VT)和溝道長度的選擇來滿足于各種各樣對于性能和漏電流權(quán)衡的情況。圖2羅列了邏輯單元的性能相對于漏電流的分布(在對數(shù)尺度上)，以此來說明用相同的邏輯單元和不同的VT、溝道長度來實(shí)現(xiàn)性能和功耗的權(quán)衡。

圖2： 相對性能與相對漏電流對應(yīng)每個(gè)VT和溝道長度， 7.5 track (T) 超高密度邏輯單元庫(來源：Synopsys)

很多移動和物聯(lián)網(wǎng)設(shè)備絕大部分的時(shí)間是處在待機(jī)或者休眠狀態(tài)，此時(shí)唯一的功耗就是漏電。FinFET的Ion/Ioff比值更高是由于其豎直的鰭式結(jié)構(gòu)。與傳統(tǒng)的平面型器件相比，F(xiàn)inFET還能在更低電壓下運(yùn)行，來進(jìn)一步減少漏電。

總的功耗是動態(tài)功耗和靜態(tài)漏電之和。FinFET擁有更低的漏電流相比于平面型節(jié)點(diǎn)工藝，但是它也消耗更高的動態(tài)功耗，其原因在于Fin式結(jié)構(gòu)而增加的輸入電容和更高的飽和電流。

這種對于相對靜態(tài)漏電和動態(tài)功耗之間的變化要求我們也需要有不同于28nm的設(shè)計(jì)方案。 圖3顯示了從180nm到16nm，漏電功耗占SoC總功耗的百分比。它表明了利用FinFET工藝設(shè)計(jì)的工作相對于平面型工藝來說，并不需要太多考慮漏電流的減少，而在于更多努力來控制動態(tài)功耗。

圖3：從180nm到16nm，漏電功耗占SoC總功耗的百分比(來源：Synopsys)

(3) 管理動態(tài)功耗

設(shè)計(jì)人員可以通過時(shí)鐘門翻轉(zhuǎn)頻率的管理，降低電容和最小化操作電壓來控制動態(tài)功耗。 通過優(yōu)化的版圖和更短的走線來降低線電容。輸入電容的最小化可以通過利用給定的功能和頻率來選取最優(yōu)化高度的設(shè)計(jì)單元庫來實(shí)現(xiàn)。標(biāo)準(zhǔn)設(shè)計(jì)單元能夠被構(gòu)建在不同的高度下(整數(shù)倍的N、P fins)來滿足于不同模塊對于性能和可靠性的頻率要求。例如， 圖4顯示了1X驅(qū)動能力的反相器在3個(gè)不同軌道高度上的輸入電容 (7.5T, 9T, 10.5T)

圖4：1X 驅(qū)動反相器的輸入電容(來源：Synopsys)

根據(jù)模塊的功能和頻率，如果用超高密度的7.5T設(shè)計(jì)單元庫來實(shí)現(xiàn)，在性能上相比于用高密度9T單元庫來說沒有那么好，但是由于器件電容的減少，功耗也會降低25%。

動態(tài)功耗同樣可以通過V^2這個(gè)系數(shù)用更低的操作電壓來降低，如圖5所示，模塊之間在不同操作電壓下的漏電功耗(虛線)和動態(tài)功耗(實(shí)線)。

圖5：多個(gè)標(biāo)準(zhǔn)電壓下性能與漏電和動態(tài)功耗的比較(來源：Synopsys)

(4) 優(yōu)化邏輯庫設(shè)計(jì)

充分利用臺積電16FFC制程的一個(gè)重要途徑是確保您使用的邏輯庫是經(jīng)過最大繞線密度的優(yōu)化。在這有多種方法可以去實(shí)線。

(4a) 減少面積和總功耗的高效版圖

充分利用先進(jìn)工藝的制程是至關(guān)重要的，比如利用在擴(kuò)散區(qū)邊緣可連續(xù)的多晶硅特性要比傳統(tǒng)的單晶硅更小5%的繞線面積。

(4b) 組合單元

優(yōu)化寄存器到寄存器路徑需要一套豐富的標(biāo)準(zhǔn)單元庫，其包含了各種特定功能，驅(qū)動能力和實(shí)現(xiàn)功能的單元。這些功能單元是綜合創(chuàng)建高效電路所必不可少的。優(yōu)化的版圖技術(shù)是要求充分利用最先進(jìn)的布線算法，最大化pin口的訪問和減少或者消除布局擁堵。先進(jìn)的綜合和布局布線工具能夠發(fā)揮出一套擁有豐富驅(qū)動能力選擇的單元庫的優(yōu)勢，來處理拓?fù)溥壿嬙O(shè)計(jì)和物理實(shí)際差距之間單元不同的的扇形輸出和負(fù)載。

(4c) 時(shí)序單元

人們有時(shí)將觸發(fā)器的設(shè)置和延遲時(shí)間稱為停滯時(shí)間。它會消耗掉每個(gè)時(shí)鐘周期里面處理實(shí)際計(jì)算工作的有效時(shí)間。

(5) 巧妙地運(yùn)用不同的觸發(fā)器

我們可以通過運(yùn)用多組高性能觸發(fā)器來減少停滯時(shí)間。 延遲優(yōu)化的觸發(fā)器(多重延遲觸發(fā)器)能夠快速地向關(guān)鍵路徑邏輯集群發(fā)送信號。設(shè)置時(shí)序優(yōu)化的觸發(fā)器(多重設(shè)置時(shí)序觸發(fā)器)可作為捕獲寄存器，來延長多重增量中可用的時(shí)鐘周期。綜合布局布線優(yōu)化工具能夠被約束去使用這些多重設(shè)置和延遲觸發(fā)器來實(shí)現(xiàn)更多15-20%的性能提升。

(6) 存儲器編譯器設(shè)計(jì)

DesignWare 儲存器編譯器擁有先進(jìn)的功耗管理功能，能夠提供輕度睡眠模式，深度睡眠模式，斷電模糊和雙電源供電模式，以及讀寫輔助電路功能。同時(shí)還可以搭配DesignWare STAR Memory System ，來提供一套完整的嵌入式存儲器測試方案，完成從偵測到修復(fù)制造過程中的失效。

圖6：適用于各種應(yīng)用環(huán)境下的DesignWare Memory Compilers(來源：Synopsys)

總結(jié)

臺積電的16FFC工藝制程已經(jīng)改進(jìn)了面積的工藝設(shè)計(jì)規(guī)則，晶體管的性能和功耗比以及縮小了工藝偏差，使得我們可以用更小的設(shè)計(jì)規(guī)模來實(shí)現(xiàn)更高的性能，同時(shí)功耗也更低。為了能夠充分利用好先進(jìn)工藝的優(yōu)勢，設(shè)計(jì)者需要能夠獲取優(yōu)化的IP模塊，邏輯單元庫和存儲器編譯器，同時(shí)能運(yùn)用好綜合布局布線工具來達(dá)到他們的最佳效果。