“大部分IC設(shè)計(jì)團(tuán)隊(duì)的設(shè)計(jì)流程看起來都差不多，但是每家的驗(yàn)證團(tuán)隊(duì)都不一樣。有人做硬件仿真，有的做調(diào)試(debug)，有人做軟件仿真，有人做軟硬協(xié)同件……。沒有一個(gè)共同的模式?！毙滤伎萍?Synopsys)公司總裁兼聯(lián)合首席執(zhí)行官陳志寬博士近日告訴《電子產(chǎn)品世界》編輯?！肮烙?jì)三五年或十年后，IC設(shè)計(jì)會(huì)要有一個(gè)統(tǒng)一的驗(yàn)證平臺(tái)?！?/p>本文引用地址：http://cafeforensic.com/article/215131.htm

　　但目前沒有一家EDA公司可以做出這樣的硬件平臺(tái)。很多客戶在做硬件仿真之前，要重新做test bench。所以IC設(shè)計(jì)行業(yè)需要一個(gè)很好的平臺(tái)，要很容易地從硬件仿真到軟件仿真、原型機(jī)、軟硬件協(xié)同等。Synopsys近兩年有意識(shí)地去收購一些工具廠商，目標(biāo)是打造一個(gè)完整驗(yàn)證平臺(tái)。例如收購了硬件加速器公司EVE，和Debug工具廠商SpringSoft(思源)等。

　　50%-60%的時(shí)間花在了驗(yàn)證

　　通常，一個(gè)芯片從系統(tǒng)的SPICE到生產(chǎn)出來，把它分三個(gè)階段，首先是芯片的前端設(shè)計(jì)，然后后端的整合含驗(yàn)證，最后是生產(chǎn)。就像要建一個(gè)會(huì)展中心一樣，前端的系統(tǒng)設(shè)計(jì)是畫藍(lán)圖階段，這個(gè)藍(lán)圖有很多的SPICE方案，這時(shí)就需要系統(tǒng)的驗(yàn)證。接下來是實(shí)踐，不管是用硬件語言，或是把硬件語言先放到FPGA里面去，你都需要功能性驗(yàn)證。最后芯片做完之后回來測(cè)試，有性能測(cè)試等其它環(huán)節(jié)。

　　如果以一個(gè)標(biāo)準(zhǔn)的SoC芯片來看，從一開始到最后需要24個(gè)月，通常6個(gè)月花在系統(tǒng)上;接下來，系統(tǒng)到實(shí)現(xiàn)可能只要3~4個(gè)月;有可能你會(huì)有9~12個(gè)月花在debug(調(diào)試)，在這個(gè)過程中，如果芯片流片回來之后，你再做軟件整合?，F(xiàn)在最大的是兩塊，一塊是驗(yàn)證，一塊是軟件。

　　采用了Synopsys的Zebu和Verdi等工具后，畫完藍(lán)圖就可以做驗(yàn)證了，這樣就把軟硬件協(xié)同的時(shí)間縮短，是一種新的方法論。這樣，整個(gè)24個(gè)月有可能縮短6~ 9個(gè)月。