多年以來，作為業(yè)界主流產(chǎn)品的模擬PLL已被熟知，模擬PLL性能穩(wěn)定，可為頻率合成和抖動消除提供低成本的解決方案，工作頻率高達(dá)8GHz及以上。然而新興的基于直接數(shù)字頻率合成（DDS）的數(shù)字PLL在某些應(yīng)用中極具競爭力。本文比較了模擬PLL和基于DDS的數(shù)字PLL之間的差異，以及如何利用這些差異來指導(dǎo)設(shè)計(jì)人員選擇最佳的解決方案。

　　數(shù)字PLL利用數(shù)字邏輯實(shí)現(xiàn)傳統(tǒng)的PLL模塊。雖然實(shí)現(xiàn)數(shù)字PLL的方法有很多，但本文只介紹基于DDS的數(shù)字PLL架構(gòu)。

 
　　圖1 典型的模擬PLL結(jié)構(gòu)框圖
　　圖中：REF INPUT-參考輸入；Reference Divider-參考分頻器；Phase Detector-鑒相器；Charge Pump-電荷泵；Loop Filter-環(huán)路濾波器；OUTPUT-輸出；Feedback Divider-反饋分頻器

　　圖1所示的是典型的模擬PLL。輸入信號首先進(jìn)入?yún)⒖?a class="contentlabel" href="http://cafeforensic.com/news/listbylabel/label/分頻器">分頻器，參考分頻器可降低輸入鑒相器的信號頻率。在PLL中，參考分頻器的設(shè)置非常關(guān)鍵。如果設(shè)計(jì)人員必須使用大的分頻比降低鑒相頻率來生成期望的輸出信號，那么環(huán)路帶寬就會受到限制。下文將會對這一點(diǎn)進(jìn)行詳細(xì)說明。

　　在模擬PLL中，鑒相器產(chǎn)生上升或下降的電流脈沖，其持續(xù)時(shí)間與參考信號和反饋信號的相差成正比。而對于數(shù)字PLL，鑒相器的輸出是與輸入?yún)⒖夹盘栄睾头答佇盘栄氐臅r(shí)間差成正比的數(shù)字量。這些數(shù)字量被送入數(shù)字環(huán)路濾波器，完成濾波并對鑒相器的輸出進(jìn)行積分。環(huán)路濾波器的參數(shù)是數(shù)字型的，但可以較容易的改變，同時(shí)，與模擬PLL不同，其大小沒有限制。另外，數(shù)字鑒相器不受熱噪聲、老化或漂移以及電荷泵失配或泄露的影響。而在模擬PLL中，當(dāng)電荷泵中的晶體管沒有完全關(guān)斷或其它泄漏導(dǎo)致壓控振蕩器（VCO）中有不希望的電壓變化時(shí)，都會發(fā)生電荷泵泄漏。另外，模擬PLL中電荷泵泄漏和驅(qū)動器上升/下降電流的失配會導(dǎo)致輸出信號的頻譜在鑒相器頻率上出現(xiàn)雜散，而數(shù)字PLL由于沒有電荷泵，因此避免了這種現(xiàn)象發(fā)生。

 
　　圖2 基于DDS的數(shù)字PLL結(jié)構(gòu)框圖
　　圖中：REFERENCE INPUT-參考輸入；Reference Divider-參考分頻器；Feedback Divider-反饋分頻器；Phase Detector (Time-to-Digital Converter) -鑒相器（時(shí)間數(shù)字轉(zhuǎn)換器）；Reference Monitors-參考監(jiān)控器；Digital Loop Filter-數(shù)字環(huán)路濾波器；External System Clock-外部系統(tǒng)時(shí)鐘；External DAC Reconstruction Filter-外部DAC重構(gòu)濾波器；CLOCK OUTPUT-時(shí)鐘輸出

　　在基于DDS的數(shù)字PLL中，直接數(shù)字頻率合成（DDS）和數(shù)模轉(zhuǎn)換器（DAC）代替了傳統(tǒng)的壓控振蕩器（VCO）。DDS的輸入是數(shù)字調(diào)諧字，用于設(shè)置輸出信號的頻率。這與VCO類似，VCO的模擬輸入電壓用于調(diào)節(jié)輸出信號的頻率。在1GHz頻率下運(yùn)行的DDS的調(diào)諧頻率范圍為DC~400MHz。如果利用奈奎斯特頻率（DAC采樣速率的一半）以上的DAC鏡像作為信號，頻率范圍還可以進(jìn)一步增大。DAC的輸出被送到外部低通重構(gòu)濾波器中，以濾除不需要的諧波，然后再反饋到內(nèi)置反饋分頻器中，這樣就形成了閉合回路。

　　數(shù)字PLL中的重構(gòu)濾波器是模擬PLL中沒有的部分。低通濾波器濾除基頻頻率以上的頻率信號。根據(jù)濾波需求以及輸出頻率與奈奎斯特頻率的接近程度，通常會采用五階或七階低通濾波器。之后，正弦波被送入扇出緩沖器中，以產(chǎn)生方波時(shí)鐘輸出信號。為了濾除附加噪聲或允許PLL工作于奈奎斯特頻率以上，可使用帶通濾波器代替低通濾波器。這時(shí)有可能在輸出頻率或低于輸出頻率的地方出現(xiàn)沒有濾除的雜散，因此設(shè)計(jì)者必須謹(jǐn)慎做出頻率規(guī)劃，在不會出現(xiàn)問題的頻率上運(yùn)行DAC。

　　一旦理解了數(shù)字PLL中的各個(gè)組成模塊，我們就能夠開始認(rèn)識到與這些數(shù)字單元相關(guān)的優(yōu)勢。首先，數(shù)字PLL非常適合頻率轉(zhuǎn)換應(yīng)用。例如，將普通的19.44MHz的時(shí)鐘頻率轉(zhuǎn)換為156.25MHz，需要對輸入信號進(jìn)行1944分頻，使鑒相器在10kHz頻率下工作。為了保持環(huán)路的穩(wěn)定性， PLL環(huán)路帶寬通常被限制在鑒相器頻率的1/10左右，在本例中帶寬為1kHz。小數(shù)N分頻PLL有助于保持鑒相器的高工作頻率，但會帶來自身的一些問題。在模擬PLL中，低環(huán)路帶寬需要大容量的元件，這不僅會占用電路板空間，而且當(dāng)使用陶瓷電容時(shí)還會導(dǎo)致自諧振。由于相位修正的步長有限，數(shù)字PLL也可能產(chǎn)生參考雜散信號，但是，由于數(shù)字環(huán)路濾波器很容易實(shí)現(xiàn)非常小的環(huán)路帶寬（< 1 Hz），因此這個(gè)雜散信號很容易被抑制。更重要的是，由于環(huán)路特性由數(shù)字系數(shù)來決定，因此數(shù)字PLL能夠比模擬PLL更好地控制環(huán)路動態(tài)特性。這是相位調(diào)制系統(tǒng)的一個(gè)主要優(yōu)點(diǎn)。

　　對任何PLL來說，PLL環(huán)路帶寬內(nèi)的參考噪聲能通過，而帶外的參考噪聲會被衰減?；贒DS的雙環(huán)路數(shù)字PLL架構(gòu)的主要優(yōu)點(diǎn)是輸出相位噪聲取決于DAC系統(tǒng)時(shí)鐘，而不是模擬VCO。這允許設(shè)計(jì)人員選擇能夠滿足其特定抖動需求的系統(tǒng)時(shí)鐘源。在模擬PLL中，用其它VCO取代現(xiàn)有VCO需要匹配供電電壓、增益、頻率范圍以及其它參數(shù)，這是很困難的，但并不是不可能的。在模擬PLL中，設(shè)計(jì)人員必須為了VCO相位噪聲而對VCO調(diào)諧范圍進(jìn)行權(quán)衡，VCO噪聲會隨著VCO頻率范圍的增加而增加。而DDS數(shù)字PLL就沒有這樣的限制。通過提供一個(gè)干凈的DAC系統(tǒng)時(shí)鐘，設(shè)計(jì)人員可以獲得等效的寬帶低噪聲VCO。設(shè)計(jì)人員可以選擇低的PLL環(huán)路帶寬以清除抖動。如何選擇合適的DAC系統(tǒng)將在下文中介紹。

　　由于數(shù)字PLL中的鑒相器增益、環(huán)路帶寬和相位裕度都是可編程的，因此用戶可以在不同的條件下保持相同的環(huán)路傳遞函數(shù)。例如，為吉比特以太網(wǎng)產(chǎn)生125MHz的參考時(shí)鐘，參考輸入信號可能是8kHz的BITS時(shí)鐘，也可能是19.44MHz的SONET/SDH參考時(shí)鐘。在這兩種情況下，數(shù)字PLL中為獲得固定的環(huán)路帶寬和相位裕度，可對環(huán)路濾波器進(jìn)行優(yōu)化。更重要的是，只需對寄存器進(jìn)行編程就可以調(diào)整環(huán)路參數(shù)，而無需更換器件。

　　基于DDS的數(shù)字PLL的另一個(gè)重要優(yōu)點(diǎn)就是可以使用高速DAC系統(tǒng)時(shí)鐘來進(jìn)行參考監(jiān)控。此時(shí)鐘可用來對參考輸入信號進(jìn)行過采樣，允許對參考時(shí)鐘的漂移或故障進(jìn)行快速檢測。一旦檢測到故障，設(shè)備或者自動切換輸入信號，或者轉(zhuǎn)入保持模式。在數(shù)字邏輯中能夠很容易地實(shí)現(xiàn)時(shí)鐘無中斷切換。當(dāng)兩個(gè)參考時(shí)鐘都發(fā)生故障時(shí)，就會出現(xiàn)時(shí)鐘保持，并且如果需要，數(shù)字PLL就會像一個(gè)DDS頻率合成器一樣連續(xù)輸出相同頻率的信號。在保持模式下，輸出時(shí)鐘的穩(wěn)定性與系統(tǒng)時(shí)鐘相同。如果要利用模擬PLL實(shí)現(xiàn)這一功能，那么則需要一個(gè)與參考輸入信號頻率成倍數(shù)的外部振蕩器，或者需要VCO的控制電壓在長時(shí)間內(nèi)及一定溫度下是穩(wěn)定的亞微伏電平。前者也許可行，而后者一定無法實(shí)現(xiàn)。

　　DAC雜散的存在是數(shù)字PLL的一個(gè)缺點(diǎn)。這里只對DAC雜散做簡要的介紹。即使是理想的DAC，也會在整個(gè)頻帶內(nèi)產(chǎn)生諧波和不希望的譜能量，這是由DAC的非線性特性造成的。DAC性能的衡量標(biāo)準(zhǔn)是在沒有重構(gòu)濾波器的情況下測得的無雜散動態(tài)范圍（SFDR）。SFDR是從直流到DAC采樣頻率一半范圍內(nèi)最大雜散與載波功率值的比值。對于14bit DAC來說，寬帶SFDR通常為-50dBc ～ -70dBc。在希望的輸出頻率處或輸出頻率之下出現(xiàn)高階的DAC雜散是有可能的，這些雜散的幅值通常很低(< 70 dBc)。衰減DAC雜散的主要方法是使用重構(gòu)濾波器，七階的低通濾波器可以快速地削弱雜散信號。圖3所示的是典型的DAC輸出頻譜和重構(gòu)濾波器頻率響應(yīng)。設(shè)計(jì)人員應(yīng)該謹(jǐn)慎地選擇系統(tǒng)的時(shí)鐘頻率，使低階的雜散信號不會與希望的輸出頻率太接近，從而有效地濾除雜散。

 
　　圖3  DAC的頻譜與重構(gòu)濾波器響應(yīng)的關(guān)系
　　圖中：Magnitude-幅值；Image-鏡像；primary signal-主信號；filter response-濾波器響應(yīng)；envelope-包絡(luò)；spurs-雜散；base band-基帶

　　使用數(shù)字PLL時(shí)，選擇合適的DAC系統(tǒng)時(shí)鐘是很重要的。在大多數(shù)應(yīng)用中，高頻振蕩器可用于直接提供800MHz ~ 1000MHz的DAC系統(tǒng)時(shí)鐘。但是，這些器件比較昂貴，很少會使用。而許多數(shù)字PLL具有模擬PLL時(shí)鐘倍頻器，其產(chǎn)生的相位噪聲在許多應(yīng)用中也是可以接受的。這樣，設(shè)計(jì)人員可以使用通用的16MHz或25MHz晶體或頻率范圍在16MHz ~ 100MHz的晶體振蕩器，通過片上PLL產(chǎn)生1GHz的系統(tǒng)時(shí)鐘。在計(jì)算任何抖動時(shí)，都必須考慮片上PLL的噪聲。

　　選擇晶體振蕩器時(shí)，設(shè)計(jì)人員應(yīng)該考慮希望的輸出相位噪聲及穩(wěn)定性的需求。例如，如果在保持模式下需求Stratum 2的時(shí)鐘穩(wěn)定度，那么，就應(yīng)該為系統(tǒng)時(shí)鐘使用Stratum 2兼容的振蕩器。輸出相位噪聲不僅是振蕩器相位噪聲的函數(shù)，而且包括由系統(tǒng)時(shí)鐘PLL（如果使用的話）提供的倍頻量。采用80MHz的三階泛音晶體振蕩器驅(qū)動系統(tǒng)時(shí)鐘PLL時(shí)得到的總相位噪聲，會優(yōu)于采用25MHz振蕩器驅(qū)動時(shí)所得到的總相位噪聲。

　　為了克服任何一種PLL設(shè)計(jì)的限制，可以使用數(shù)字PLL結(jié)合模擬PLL的解決方案。數(shù)字PLL能夠處理時(shí)鐘切換和頻率比的問題，而模擬PLL則用來進(jìn)一步衰減雜散，增大頻率，并進(jìn)行時(shí)鐘分配。

　　那么模擬PLL和數(shù)字PLL哪個(gè)更好呢？當(dāng)然，答案取決于具體的應(yīng)用。在不需要保持、參考切換和環(huán)路配置的系統(tǒng)中，模擬PLL是更好的解決方案，且允許產(chǎn)生較高的輸出頻率。而在需要流暢切換、保持，及較好控制環(huán)路動態(tài)范圍的冗余時(shí)鐘應(yīng)用中，數(shù)字PLL是更好的解決方案。它的靈活性和動態(tài)配置能力允許參考輸入可以是不同頻率，而且，基于DDS的數(shù)字PLL允許參考頻率很低。

　　基于DDS的數(shù)字PLL能提供傳統(tǒng)PLL不能實(shí)現(xiàn)的解決方案。通過應(yīng)用數(shù)字邏輯實(shí)現(xiàn)PLL構(gòu)建模塊，性能與靈活性都得到提升，比模擬PLL更具吸引力。

　　本文作者：

　　Paul Kern 現(xiàn)任ADI公司時(shí)鐘與信號合成部時(shí)鐘應(yīng)用工程師。Paul獲得美國加利福尼亞圣克拉拉大學(xué)電子工程學(xué)士和碩士學(xué)位。