摘要：多核的新架構——網(wǎng)狀架構，可使核數(shù)增加時，性能呈線性增長，是多核領域提高芯片整體性能的一種有效方法。本文介紹了Tilera公司的Tile 64及發(fā)展思路。

關鍵詞： 多核；網(wǎng)狀；總線；64核

　　當前，提高芯片處理能力通常采用兩種方法：一種是把每個核的性能提高；另一種是在一個芯片里大力增加核的數(shù)量。Intel主要通過提高核的性能，因此主頻做得很高，但功耗犧牲也較大。Tilera的技術路線是通過在一個芯片中設置多個核數(shù)來實現(xiàn)，同時把每個核做得很有效。

　　新興的多核處理器供應商美國Tilera公司看好多核架構的發(fā)展前景，聲稱未來處理器核就像邏輯門一樣成為基本的常用單位。根據(jù)摩爾定律推論（表1）：2014年，將有1000個核的處理器出現(xiàn)。

表1  根據(jù)摩爾定律推論的多核的未來，每18個月核的數(shù)量將翻番


　　多核架構首先應用于高端計算市場，例如網(wǎng)絡、數(shù)字多媒體和無線網(wǎng)等方面，例如網(wǎng)絡速度正在向從1Gbps向10Gbps發(fā)展，多媒體領域的高清H.264編碼、VoD、視頻會議等需要高性能和多種服務等。

　　但是多核也有其發(fā)展瓶頸：當核數(shù)增加時，性能往往不能相應增加。這阻礙了芯片中核數(shù)的增長。Tilera公司摒棄了以前的總線架構，而開拓性地采用了網(wǎng)狀（mesh）架構。

　　“Tilera的Tile64的功耗只有Xeon的1/30。” Tilera公司CTO（首席執(zhí)行官）Anant Agarwal語出驚人，他解釋說，因為固有的多核架構存在一些發(fā)展瓶頸，例如性能難以擴展，功耗也較高，編程復雜，因此隨著處理器核數(shù)的增高，處理器的總體性能會打折扣（圖1）。而Tilera的多核方案填補了核數(shù)與性能之間的鴻溝，其架構是核呈網(wǎng)狀網(wǎng)絡連接，而非傳統(tǒng)的總線型。網(wǎng)狀的特點是每個核上都有一個開關（switch），因此網(wǎng)狀可擴展，大大地提高了核間互聯(lián)效率，從而大大降低了功耗，節(jié)省了散熱成本，而且模塊易于布局和驗證（圖2）。

圖1  總線架構：核數(shù)增多時，形成性能曲線

　　網(wǎng)狀架構采用“核+開關”方式，性能可隨著核數(shù)的增長而線性增加。

圖2  網(wǎng)狀和總線型示意圖

　　Tile64處理器采用90nm的制程工藝，具有64核，片上分布cache有5MB，片上互聯(lián)帶寬達到32 Tbps；功耗方面，在進行H.264編碼時，功耗只有8W左右；I/O帶寬達40Gbps；除了性能提高外，Tile64還容易軟件編程，采用通常的編程語言即可，例如ANSI標準的C/C++，SMP Linux語言等，并解決了多核任務分配的難題。2008年9月底，該公司又推出了增強版Tile Pro 64和32核產(chǎn)品，性能比原產(chǎn)品性能增強2.5倍。

圖3 Tilera的性能示意

　　“根據(jù)我們的性能比較，Tile64相當于10個雙核Xeon處理器，或者20個DM648 DSP。”Tilera亞太區(qū)董事總經(jīng)理吳曉東說：“Tilera的產(chǎn)品集通用處理、信號處理和FPGA的性能于一身，比傳統(tǒng)方案大大提高了集成度。例如在網(wǎng)絡和視頻應用上，相較于DSP方案，由于節(jié)省了多個DSP芯片的占位面積，因此板卡較小。而FPGA的應用瓶頸是不能用通用編程語言，需要專門學習編程方法，如VHDL和Verilog語言。”

　　當核數(shù)較少時通常采用總線結構，核多時網(wǎng)狀具有優(yōu)勢。Tilera公司可謂網(wǎng)狀架構的先鋒。公司2004年10月公司成立，2007年8月推出第一款芯片。雖然成立只有4年時間，但是Tilera的CTO Anant Agarwal同時也在MIT（麻省理工學院）CSAIL（計算機科學人工智能實驗室）工作，他所在的CSAIL 1994年就開始了多核研究，Tile多核技術是在美國國防和國家科學委員會倡導下研發(fā)，并全權授權給Tilera公司進行商業(yè)推廣。Tile64是基于第二代的Tile技術，并且已經(jīng)實現(xiàn)了量產(chǎn)。

參考文獻：
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