隨著中國IC產(chǎn)業(yè)的快速發(fā)展，IC設(shè)計(jì)廠商需要它們的Foundry廠商能夠達(dá)到高產(chǎn)能并擁有設(shè)計(jì)流程的靈活性。為滿足這些需求，Synopsys公司與上海華虹NEC電子有限公司針對華虹NEC 0.25mm芯片生產(chǎn)線，為共同的用戶一起開發(fā)并推出了新一代的參考設(shè)計(jì)流程。這一經(jīng)驗(yàn)證的流程基于Synopsys Galaxy設(shè)計(jì)平臺和華虹NEC 的I/O和0.25mm標(biāo)準(zhǔn)單元庫。設(shè)計(jì)者可以從華虹NEC得到設(shè)計(jì)流程，而且馬上就能夠開始使用Synopsys基于頂級設(shè)計(jì)工具并經(jīng)過驗(yàn)證的方法，從而幫助他們解決復(fù)雜SoC設(shè)計(jì)中時(shí)序收斂方面的挑戰(zhàn)，縮短設(shè)計(jì)周期，更快地達(dá)到量產(chǎn)。這個已完成的RTL到GDSII的流程按照SoC設(shè)計(jì)的典型步驟，提供了分為三個階段的系統(tǒng)性方法。在第一階段——設(shè)計(jì)綜合階段，使用Design Compiler 和DFT Compiler生成設(shè)計(jì)的門級網(wǎng)表；在第二階段——設(shè)計(jì)實(shí)現(xiàn)階段，使用Astro 和Physical Compiler進(jìn)行布局和布線；在第三階段——設(shè)計(jì)優(yōu)化和認(rèn)可階段，在Star-RCXT的支持下，使用PrimeTime 進(jìn)行了考慮精確寄生效應(yīng)的時(shí)序分析，并使用設(shè)計(jì)優(yōu)化和芯片修整工具Astro實(shí)現(xiàn)時(shí)序收斂。最后，在華虹NEC進(jìn)行生產(chǎn)之前，使用物理驗(yàn)證工具Hercules對整個設(shè)計(jì)的GDSII文件進(jìn)行驗(yàn)證和認(rèn)可。www.synopsys.com